在SoPC上實現(xiàn)的波形發(fā)生器:可編程片上系統(tǒng)（SoPC）設(shè)計是一個嶄新的、富有生機的嵌入式系統(tǒng)設(shè)計方向。嵌入式集成化設(shè)計已成為電子領(lǐng)域發(fā)展的一個重要方向。Xilinx提供的EDK正是用于創(chuàng)建基于FPGA的嵌入式系統(tǒng)的開發(fā)工具包。本文介紹基于SoPC的波形發(fā)生器在EDK工具包下的設(shè)計與實現(xiàn)。本設(shè)計采用嵌入式軟處理器核 MicroBlaze以及自主編寫的包括實現(xiàn)DDS在內(nèi)的多種IP Core，最大限度地實現(xiàn)系統(tǒng)的集成化。
關(guān)鍵詞：SoPC IPCore EDK MicroBlaze DDS 波形發(fā)生器
引 言

　　SoPC可編程片上系統(tǒng)是一種特殊的嵌入式微處理器系統(tǒng)。首先，它是片上系統(tǒng)（SoC），即由單個芯片完成整個系統(tǒng)的主要邏輯功能；其次，它是可編程系統(tǒng)，以FPGA為硬件基礎(chǔ)，具有靈活的設(shè)計方式，可裁減、可擴充、可升級，并具備軟硬件系統(tǒng)在線可編程的功能。

　　IP（Intellectual Property）知識產(chǎn)權(quán)是SoC設(shè)計中非常重要的內(nèi)容。資源復(fù)用(IP Reuse)是指在集成電路設(shè)計過程中，通過繼承、共享或購買所需的部分或全部知識產(chǎn)權(quán)內(nèi)核(IP Core)進行設(shè)計、綜合和驗證，從而加速流片設(shè)計過程的設(shè)計方法。IP技術(shù)包含兩個方面的內(nèi)容：IP核的生成和IP核的重用。本設(shè)計中采用VHDL語言，構(gòu)建一個功能強大的完整DDS模塊，并根據(jù)IBM CoreConnect總線連接規(guī)范，在DDS模塊外面添加OPB（On?chip Peripheral Bus）片上外設(shè)總線接口，封裝為自定義IP，添加到硬件系統(tǒng)中。

　　對于本設(shè)計來說，利用SoPC和IP的優(yōu)勢是可以利用最少的元器件，創(chuàng)建一個易配置、易擴展、易修改并且易于繼承使用的集成系統(tǒng)。該系統(tǒng)的創(chuàng)建是基于Xilinx公司提供的嵌入式開發(fā)工具包EDK（Embedded Development Kit）來實現(xiàn)的。EDK自帶了MicroBlaze軟核和PowerPC硬核微處理器及大量免費IP，有利于構(gòu)建簡易系統(tǒng)。針對MicroBlaze及PowerPC提供的C語言編譯器，可使系統(tǒng)的功能實現(xiàn)更加簡易。對基于MicroBlaze的系統(tǒng)，MicroBlaze通過OPB總線與外設(shè)IP及外部存儲器控制接口相連接，通過LMB（Local Memory Bus）總線與FPGA片上塊存儲器BRAM（Block RAM）相連接，還可以通過EMC（External Memory Control）等存儲器控制IP擴展片外RAM或ROM。

1 系統(tǒng)的架構(gòu)

　　本設(shè)計采用SoPC可編程片上系統(tǒng)的思想，利用Xilinx的Spartan3系列XC3S400 FPGA，通過EDK開發(fā)工具包的集成開發(fā)環(huán)境XPS(Xilinx Platform Studio)完成了FPGA硬件系統(tǒng)設(shè)計及基于此硬件系統(tǒng)的軟件開發(fā)。圖1是基于EDK的系統(tǒng)開發(fā)設(shè)計流程圖，設(shè)計分為硬件設(shè)計和軟件設(shè)計兩部分。硬件設(shè)計符合基于HDL硬件描述語言的EDA開發(fā)流程，是根據(jù)硬件系統(tǒng)合理使用總線IP和外設(shè)IP，并為各個實例定義地址范圍以及輸出端口和時鐘，經(jīng)過綜合及布線后形成硬件配置文件。軟件設(shè)計與傳統(tǒng)的嵌入式軟件開發(fā)設(shè)計類似，是在硬件設(shè)計的基礎(chǔ)上根據(jù)處理器所支持的指令集以及編譯環(huán)境編寫程序代碼，然后對代碼編譯燒寫及調(diào)試。
　　　　　
　　　　　　　　　　　　　　　　圖1EDK系統(tǒng)開發(fā)流程圖

　　該設(shè)計通過FPGA實現(xiàn)所有數(shù)字部分。系統(tǒng)的示意圖如圖2所示。

　　　　　　
　　　　　　　　　　　　　　　　　圖2系統(tǒng)示意圖

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　　　　　　　　　　　　　　　　圖3FPGA內(nèi)部的硬件系統(tǒng)

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　　　　　　　　　　　　　　　圖4MicroBlaze處理器架構(gòu)圖

　　在FPGA內(nèi)部，以MicroBlaze為控制核心，以DDS IP為波形發(fā)生功能實現(xiàn)核心，同時加入了其他的IP核，諸如調(diào)試用的MDM（Microprocessor Debug Module），用于與PC進行通信的UART（Universal Asynchronous Receiver & Transmitter）通用異步傳輸模塊，以及LCD顯示和4×4按鍵控制模塊，實現(xiàn)了系統(tǒng)的高度集成。FPGA硬件系統(tǒng)為數(shù)字系統(tǒng)產(chǎn)生數(shù)字量，外圍電路加上高速數(shù)模轉(zhuǎn)換器件DAC902，把波形數(shù)據(jù)轉(zhuǎn)換為模擬波形，即實現(xiàn)了完整的可編程片上系統(tǒng)的波形發(fā)生器。

2 硬件系統(tǒng)的具體實現(xiàn)

　　本設(shè)計以32位MicroBlaze軟核處理器為系統(tǒng)的核心部分，負責(zé)指令的執(zhí)行。各種IP包括自主編寫的以及EDK自帶的，使用XPS下的ADD/Edit Cores工具，通過相應(yīng)類型的總線連接到MicroBlaze上。其中UART、LCD、GPIO和自主編寫的DDS的IP都是通過OPB（On?chip Peripheral Bus）片上外設(shè)總線連接到處理器上的。程序存儲器RAM則是由FPGA內(nèi)部的BRAM實現(xiàn)，并通過LMB(Local Memory Bus)本地存儲器總線與MicroBlaze相連接。自主編寫的IP與總線間的接口符合CoreConnect規(guī)范，實現(xiàn)了IP間的無縫結(jié)合，方便了數(shù)據(jù)的讀寫及時序控制。圖3給出了在FPGA內(nèi)部由各種IP組合成的可編程硬件系統(tǒng)。

　　硬件系統(tǒng)所包含的器件如圖3右部分所示。Microblaze_0是該系統(tǒng)的CPU，其中的debug_module為調(diào)試模塊，dlmb_cntlr和 ilmb_cntlr為片上BRAM控制器。Lmb_bram為片上BRAM，它通過LMB總線與 BRAM控制器相連，接受CPU的讀寫訪問。DDFS是為實現(xiàn)DDS編寫的IP模塊。RS232為UART模塊，用于與其他設(shè)備的通信以及程序調(diào)試。LCD IP負責(zé)128×64點陣液晶的顯示控制。 COL和ROW是例化后的GPIO接口，用于連接4×4鍵盤。

2.1 MicroBlaze軟核處理器

　　MicroBlaze是Xilinx提供的32位微處理器IP核，是哈佛結(jié)構(gòu)的RISC微處理器，有較高的性能。它可以在性價比很高的SpartanIII系列FPGA上實現(xiàn)。EDK為其提供了MBGCC，支持C及C++語言。 MicroBlaze架構(gòu)如圖4所示。

　　該處理器含有32個32位的通用寄存器,2個專用寄存器，獨立的32位數(shù)據(jù)和指令總線，并與IBM的OPB總線完全兼容，具有32位的指令寬度支持三個操作數(shù)和兩種尋址模式，以及可選的硬件乘除法及浮點運算單元。