一種FPGA時鐘網(wǎng)絡(luò)中鎖相環(huán)的實現(xiàn)方案:摘 要：本文闡述了用于FPGA 的可優(yōu)化時鐘分配網(wǎng)絡(luò)功耗與面積的時鐘布線結(jié)構(gòu)模型。并在時鐘分配網(wǎng)絡(luò)中引入數(shù)字延遲鎖相環(huán)減少時鐘偏差，探討了FPGA
時鐘網(wǎng)絡(luò)中鎖相環(huán)的實現(xiàn)方案。
關(guān)鍵字：FPGA；時鐘分配網(wǎng)絡(luò)；鎖相環(huán)
自產(chǎn)生到現(xiàn)在，現(xiàn)場可編程門陣列（FPGA）以其獨特的優(yōu)點被成功應(yīng)用在工業(yè)
控制、數(shù)據(jù)通信、計算機硬件等領(lǐng)域，也成功應(yīng)用在保密通信和多種先進的武器
系統(tǒng)中[1,2]。我國在FPGA 的開發(fā)方面起步較晚，開發(fā)具有自主知識產(chǎn)權(quán)的FPGA
具有重要意義。各種應(yīng)用條件要求FPGA 能夠快速進行大量數(shù)據(jù)傳輸與處理，同
時，不斷提高的工藝水平已將CMOS 電路速度提高到了一個新的層次，這要求
FPGA 的時鐘信號有更高的速度與精度。時鐘分配網(wǎng)絡(luò)決定了時鐘的速度與精
度，決定著數(shù)據(jù)的穩(wěn)定與可靠。本文結(jié)合FPGA 的特點，在優(yōu)化時鐘網(wǎng)絡(luò)功耗與
面積基礎(chǔ)上研究FPGA 內(nèi)嵌時鐘鎖相電路，從整體上給出了一種FPGA 時鐘分
配網(wǎng)絡(luò)設(shè)計方案。
2 FPGA 的時鐘布線結(jié)構(gòu)
高性能的FPGA 可用于實現(xiàn)一個完整的系統(tǒng)，系統(tǒng)有不同組成部分，每一部分需
要不同的時鐘，這就需要多個時鐘組成時鐘網(wǎng)絡(luò)。許多FPGA 允許利用通用邏輯
布線資源進行時鐘布線，但其時鐘偏差較大，一般設(shè)計中需單獨設(shè)計時鐘網(wǎng)絡(luò)。
另外，時鐘網(wǎng)絡(luò)的功耗占了FPGA 的很大一部分，設(shè)計時要先考慮功耗、面積，
嚴(yán)格設(shè)計以給FPGA 中的每個模塊提供低功耗、高速、偏差小的時鐘信號。通常
FPGA 均將時鐘信號分為全局和局部兩種，把芯片分為四個象限區(qū)域，布線時將
時鐘信號分層次布到每個區(qū)域。局部時鐘只分布在FPGA 的一個區(qū)域，可連到區(qū)
域中的每一個觸發(fā)器。全局時鐘分布于整個芯片，但不一定要連到每一個邏輯單
元中的觸發(fā)器。Altera 公司的Stratix Ⅱ系列提供了16 個全局時鐘信號，可連到
FPGA 的每一個觸發(fā)器，同時在每個象限區(qū)域提供8 個時鐘信號。同樣，Xilinx
的Virtex Ⅱ Pro 也提供了16 個全局時鐘，給每個象限區(qū)域提供8 個局部時鐘，
但其全局時鐘不直接驅(qū)動觸發(fā)器，而只驅(qū)動到每個象限的局部時鐘網(wǎng)。
根據(jù)現(xiàn)有的FPGA 的時鐘網(wǎng)絡(luò)，可提出一個有效的時鐘模型[3]。 模型將時鐘網(wǎng)
絡(luò)分為三級，第一級是從芯片外圍的時鐘源到時鐘區(qū)域中心的可編程連接，包含
全局和局部兩個平行的時鐘網(wǎng)絡(luò)；第二級是從區(qū)域中心時鐘信號到此區(qū)域中邏輯
塊間的可編程連接，每個區(qū)域都有這樣的網(wǎng)絡(luò)；第三級（圖3）是從邏輯塊時鐘
到其中邏輯單元的可編程連接。