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在復雜數字邏輯電路設計中，經常會用到多個不同的時鐘信號。介紹一種通用的分頻器，可實現2～256 之間的任意奇數、偶數、半整數分頻。首先簡要介紹了FPGA 器件的特點和應用范圍。接著介紹了通用分頻器的基本原理和分類，并以分頻比為奇數7 和半整數6.5 的分頻器設計為例，介紹了在QuartusII開發軟件下，利用Verilog硬件描述語言來設計數字邏輯電路的過程和方法。在數字邏輯電路設計中，分頻器是一種基本電路。我們常會遇到偶數分頻、奇數分頻、半整數分頻等，在同一個設計中有時要求多種形式的分頻。通常由計數器或計數器的級聯構成各種形式的偶數分頻和奇數分頻，實現較為簡單。但對半整數分頻分頻實現較為困難。但在某些場合下，時鐘源與所需的頻率不成整數倍關系，此時可采用小數分頻器進行分頻。例如：時鐘源信號為130MHz，而電路中需要產生一個20MHz 的時鐘信號，其分頻比為6.5，因此根據不同設計的需要，本文利用Verilog 硬件描述語言，通過MAX+plus II 開發平臺，使用Altera 公司的FLEX 系列EPF10K10LC84-3 型FPGA，設計了一種能夠滿足上述各種要求的較為通用的分頻器。
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