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影響FPGA設計中時鐘因素的探討:時鐘是整個電路最重要、最特殊的信號，系統(tǒng)內大部分器件的動作都是在時鐘的跳變沿上進行, 這就要求時鐘信號時延差要非常小, 否則就可能造成時序邏輯狀態(tài)出錯；因而明確FPGA設計中決定系統(tǒng)時鐘的因素，盡量較小時鐘的延時對保證設計的穩(wěn)定性有非常重要的意義。
1、1 建立時間與保持時間
建立時間（Tsu：set up time）是指在時鐘沿到來之前數據從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數據將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間（Th：hold time）是指數據穩(wěn)定后保持的時間，如果保持時間不滿足要求那么數據同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時間的簡單示意圖如下圖1所示。
1、1 建立時間與保持時間
建立時間（Tsu：set up time）是指在時鐘沿到來之前數據從不穩(wěn)定到穩(wěn)定所需的時間，如果建立的時間不滿足要求那么數據將不能在這個時鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時間（Th：hold time）是指數據穩(wěn)定后保持的時間，如果保持時間不滿足要求那么數據同樣也不能被穩(wěn)定的打入觸發(fā)器。建立與保持時間的簡單示意圖如下圖1所示。
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