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隨著ADC 器件速率的提高以及FPGA、DSP 器件運(yùn)算速度的提升，高速AD 和信號(hào)
處理系統(tǒng)之間需要進(jìn)行高速、穩(wěn)定的數(shù)據(jù)傳輸，原來廣泛應(yīng)用CPCI 以及FDPD 高速總線的帶寬已經(jīng)無法滿足寬帶接收機(jī)的數(shù)據(jù)傳輸速率要求，成為影響接收機(jī)性能的新瓶頸。針對(duì)這一情況，提出了一種基于LVDS 差分接口的DDR 傳輸接口，解決了這一瓶頸，并且在實(shí)際硬件平臺(tái)上進(jìn)行了FPGA 實(shí)現(xiàn)，達(dá)到了18.4 Gbit／s 的接口速率。
處理系統(tǒng)之間需要進(jìn)行高速、穩(wěn)定的數(shù)據(jù)傳輸，原來廣泛應(yīng)用CPCI 以及FDPD 高速總線的帶寬已經(jīng)無法滿足寬帶接收機(jī)的數(shù)據(jù)傳輸速率要求，成為影響接收機(jī)性能的新瓶頸。針對(duì)這一情況，提出了一種基于LVDS 差分接口的DDR 傳輸接口，解決了這一瓶頸，并且在實(shí)際硬件平臺(tái)上進(jìn)行了FPGA 實(shí)現(xiàn)，達(dá)到了18.4 Gbit／s 的接口速率。
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