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發(fā)視頻FPGA設(shè)計(jì)中的時(shí)序管理問(wèn)題
2011-01-13 |
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資料介紹
一、摘要
從簡(jiǎn)單SRAM接口到高速同步接口，TimingDesigner軟件允許設(shè)計(jì)者在設(shè)計(jì)流程的初期就判斷出潛在的時(shí)序問(wèn)題，盡最大可能在第一時(shí)間解決時(shí)序問(wèn)題。在設(shè)計(jì)過(guò)程的早期檢測(cè)到時(shí)序問(wèn)題，不僅節(jié)省時(shí)間，而且可以更容易的實(shí)施設(shè)計(jì)方案。美國(guó)EMA公司的設(shè)計(jì)自動(dòng)化工具--TimingDesigner，允許創(chuàng)建交互式時(shí)序圖來(lái)獲取接口規(guī)范，分析組件接口時(shí)序的特點(diǎn)，在項(xiàng)目工程師團(tuán)隊(duì)中溝通設(shè)計(jì)要求。
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