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      電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>靜態時序分析在高速 FPGA設計中的應用

      靜態時序分析在高速 FPGA設計中的應用

      2011-05-27 | rar | 120 KB | 次下載 | 免費

      資料介紹

      　介紹了采用STA (靜態時序分析)對FPGA (現場可編程門陣列)設計進行時序驗證的基本原理,并介紹了幾種與STA相關聯的時序約束。針對時序不滿足的情況,提出了幾種常用的促進
      時序收斂的方法。結合設計實例,闡明了STA在高速、大規模FPGA開發中的應用。實踐表明,隨著數字設計復雜度的增加,在后端的時序驗證環節,與傳統的動態門級時序仿真相比,采用STA方法的優勢在于可以全面、高效地完成驗證任務。

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