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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>基于FPGA的實(shí)時(shí)峰均比抑制算法

基于FPGA的實(shí)時(shí)峰均比抑制算法

2011-08-23 | pdf | 965 KB | 次下載 | 免費(fèi)

資料介紹

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為了克服多載波傳輸系統(tǒng)具有較高峰均比(PAPR)的固有缺點(diǎn),介紹了PAPR 的定義和目前國內(nèi)外幾種主要降低PAPR 的技術(shù)。針對(duì)現(xiàn)行的PAPR 抑制算法復(fù)雜度高,實(shí)時(shí)性差,改變信號(hào)頻譜分布的缺點(diǎn),提出了一種基于現(xiàn)場(chǎng)可編程門陣列的實(shí)時(shí)PAPR 抑制算法實(shí)現(xiàn)方法。該方法在對(duì)原有的PAPR 抑制算法進(jìn)行改進(jìn)的基礎(chǔ)上,根據(jù)等效縮比原理,使用XILINX 公司的Virtex-5芯片予以實(shí)現(xiàn)。實(shí)驗(yàn)結(jié)果表明,本方法是實(shí)時(shí)、有效、可行的。
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