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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>verilog第十章-設(shè)計練習(xí)進階

verilog第十章-設(shè)計練習(xí)進階

2014-10-22 | pdf | 432KB | 次下載 | 2積分

資料介紹

通過本章十個階段的練習(xí),一定能逐步掌握 Verilog HDL 設(shè)計的要點。我們可以先理解樣板模塊中每一條語句的作用,然后對樣板模塊進行綜合前和綜合后仿真,再獨立完成每一階段規(guī)定的練習(xí)。當(dāng)十個階段的練習(xí)做完后,便可以開始設(shè)計一些簡
單的邏輯電路和系統(tǒng)。很快我們就能過渡到設(shè)計相當(dāng)復(fù)雜的數(shù)字邏輯系統(tǒng)。當(dāng)然,復(fù)雜的數(shù)字邏輯系統(tǒng)的設(shè)計和驗證,不但需要系統(tǒng)結(jié)構(gòu)的知識和經(jīng)驗的積累,還需要了解更多的語法現(xiàn)象和掌握高級的 Verilog HDL 系統(tǒng)任務(wù),以及與 C 語言模塊接口的方法(即 PLI),這些已超出的本書的范圍。有興趣的同學(xué)可以閱讀 Verilog 語法參考資料和有關(guān)文獻,自己學(xué)習(xí),我們將在下一本書中介紹 Verilog 較高級的用法。 
 
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