近期，一直在調(diào)試使用 Verilog 編寫的以太網(wǎng)發(fā)送攝像頭數(shù)據(jù)到電腦的工程（以下簡稱 以太網(wǎng)圖傳）。該工程基于今年設(shè)計(jì)的一款 FPGA 教學(xué)板 AC620。AC620 上有一個百兆以太網(wǎng) 接口和一個通用 CMOS 攝像頭接口，因此非常適合實(shí)現(xiàn)以太網(wǎng)圖傳功能。CMOS 攝像頭接口 沒有什么好說的，就是 IO 而已，這里先重點(diǎn)介紹下以太網(wǎng)接口。

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以太網(wǎng)接口使用了一片 10/100M 自適應(yīng)以太網(wǎng)收發(fā)器（PHY），型號為 RTL8201。該芯片 和 FPGA 采用標(biāo)準(zhǔn)的 MII 接口進(jìn)行連接。什么是 MII 接口呢？這里暫不做任何介紹，因?yàn)榻?天要介紹的主角不是他。關(guān)于 MII 接口等以太網(wǎng)知識，可以關(guān)注電子發(fā)燒友的 FPGA 以太網(wǎng)系列 文章。簡單點(diǎn)說，對于以太網(wǎng)發(fā)送數(shù)據(jù)來說，有一個發(fā)送時鐘、一個發(fā)送使能信號和 4 位并行的數(shù)據(jù)發(fā)送信號，對于以太網(wǎng)接收數(shù)據(jù)，有一個接收時鐘、一個接收數(shù)據(jù)有效信號和 4 位并行的數(shù)據(jù)接收信號。在發(fā)送時，發(fā)送使能信號有效，則每個字節(jié)的數(shù)據(jù)被拆分成 2 個 4 位的數(shù)據(jù)然后通過 4 位的數(shù)據(jù)信號，通過兩個周期的時鐘信號，依次傳遞到以太網(wǎng) PHY 芯 片，再由 PHY 進(jìn)行并串轉(zhuǎn)換，串行編碼等工作后，將數(shù)據(jù)通過網(wǎng)絡(luò)變壓器加載到傳輸媒介 （網(wǎng)線）上。在這里，以太網(wǎng)發(fā)送時鐘是由以太網(wǎng) PHY 芯片產(chǎn)生，然后送給 FPGA 使用的。 該時鐘信號一般叫做 mii_tx_clk，當(dāng)以太網(wǎng)速率為 100Mbps 時，該時鐘信號為 25MHz。而在 FPGA 側(cè)，為了保證數(shù)據(jù)和控制信號的傳輸能夠高度的同步于該以太網(wǎng)發(fā)送時鐘信號，因此 往往直接使用該以太網(wǎng)發(fā)送時鐘信號作為相關(guān)時序邏輯的時鐘信號。也因?yàn)檫@個要求，問題 隨之產(chǎn)生——該以太網(wǎng)時鐘信號作為眾多時序邏輯的時鐘信號，其時鐘質(zhì)量和到達(dá)各個寄存 器的時間最好也沒有大的偏差，這樣才能夠保證時序收斂，從而使得設(shè)計(jì)的邏輯運(yùn)行穩(wěn)定。

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在 AC620 FPGA 開發(fā)板上，該以太網(wǎng)發(fā)送時鐘信號連接在了 EP4CE10F17 型 FPGA 的 D11 引腳上。而 D11 只是一個普通的 FPGA 輸入輸出管腳，非時鐘輸入管腳。因此從該引腳接入 的信號如果不經(jīng)過任何處理，將無法像專用時鐘輸入管腳上輸入的信號一樣被連接到全局時 鐘資源上。那么該時鐘信號在 FPGA 片上進(jìn)行走線時，只能使用片上的長線和短線布線資源， 有時候甚至要通過 LUT 連接，才能到達(dá)各個寄存器。那么這里，問題就出現(xiàn)了，個人感覺的 主要問題最起碼有 2 點(diǎn)（不足的歡迎大家補(bǔ)充）：

1、由于該時鐘信號是通過各種長短布線資源，甚至經(jīng)過 LUT 連接才能到達(dá)其驅(qū)動的各 個寄存器，因此該時鐘信號從進(jìn)入 FPGA 管腳，到傳遞到各個寄存器的時鐘輸入端，其時間 是很難保持相同的，距離的遠(yuǎn)近直接決定了該時鐘信號的傳輸延遲。而這個傳輸延遲的差值， 可能達(dá)到幾納秒甚至十幾納秒。這個差值，將直接影響數(shù)據(jù)的建立和保持時間，造成時序無 法收斂，從而導(dǎo)致設(shè)計(jì)失敗。我們可以通過下圖更加直觀的分析這個問題。