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按照之前的步驟建立一個(gè)工程，然后分別建立兩個(gè) Verilog 文件，分別命名為 PWM，PWMCore，并將以下代碼分別復(fù)制到 PWM.v 和 PWMCore.v 文件中。
然后將頁(yè)面切換到 PWMCore.v 文件上面，利用 quartus ii 的生成例化工具生成例化文件。如圖，點(diǎn)擊生成 Verilog 語(yǔ)言的例化代碼（注意這里也可以生成 VHDL 語(yǔ)言的例化文件和基于原理圖的例化文件）。如果沒(méi)有錯(cuò)誤的話出現(xiàn)生成成功的對(duì)話框。生成的例化文件命名規(guī)則是在原有的文件名_inst，本例中的是 PWMCore_inst.v。打開(kāi)文件，將例化接口復(fù)制并粘貼到 PWM.v 文件中，并進(jìn)行接口的連接（注意名字的大小寫(xiě)和數(shù)據(jù)寬度）。
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