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發(fā)視頻Verilog和VHDL的狀態(tài)機(jī)設(shè)計(jì)技術(shù)的詳細(xì)資料免費(fèi)下載
2018-09-25 |
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資料介紹
設(shè)計(jì)同步有限狀態(tài)機(jī)（FSM）是數(shù)字邏輯工程師的共同任務(wù)。本文將討論SimopySesign CPLILRIL1關(guān)于FSM設(shè)計(jì)的各種問題。Verilog和VHDL編碼風(fēng)格將被呈現(xiàn)。將使用真實(shí)世界的例子來比較不同的方法。
有限狀態(tài)機(jī)2具有圖1所示的一般結(jié)構(gòu)。
機(jī)器的當(dāng)前狀態(tài)被存儲在狀態(tài)存儲器中，一組n個(gè)觸發(fā)器由單個(gè)時(shí)鐘信號（因此“同步”狀態(tài)機(jī)）計(jì)時(shí)。狀態(tài)向量（也是當(dāng)前狀態(tài)，或者只是狀態(tài)）是當(dāng)前狀態(tài)存儲器存儲的值。機(jī)器的下一個(gè)狀態(tài)是狀態(tài)向量和輸入的函數(shù)。膳食輸出_7_是狀態(tài)向量和輸入的函數(shù)，而摩爾輸出_8_僅是狀態(tài)向量的函數(shù)。
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