MC Z-dek是一款較為經濟的評估版，可用于絕大多數板上系統（system on module，SOM）的開發和驗證。本文檔內容覆蓋了下述的產品。

　　Z-dek包含1個Xilinx Zynq XC7Z010-1CLG400C或1個Zynq XC7Z020-1CLG400C SP SoC。兆宇科技為用戶提供所需的各種溫度和速度等級器件。

　　Zynq包含一個堅固的PS內存接口單元。該內存接口單元包含一個動態內存控制器和一個靜態內存接口模塊。Z-dek通過這兩種先進的接口提供兩種不同的可啟動的非易失存儲資源。

　　Z-dek包含兩個Samsung K4B2G1646Q-BCH9 DDR3內存部件，從而具備了256M×32位接口總共1GB的內存訪問控制。DDR3內存通過Zynq AP SoC提供的PS連接到內存控制器上。PS合并了兩個DDR控制器，以及相關的PHY芯片存儲空間，還包括與他自己專用的一組I/O引腳。DDR3訪問速度最高支持1，066MT/s. Z-dek的DDR3接口使用1.5V SSTL兼容輸入。在Z-dek開始的設計中，Zynq不支持1.35V信號輸出。Samsung K4B2G1646Q-BCH9 DDR3L作為1.35的器件向后兼容1.5V接口。Z-dek發布時，Xilinx限制Zynq-7000 的DDR3接口為1.35V。

　　Z-dek使用DDR3終端并將其配置為fly-by routing topology，就像推薦的AR55820.此外，該電路板走線長度相匹配，補償XC7Z010，CLG400內部封裝的飛行時間，以滿足ZYNQ-7000 AP SoC的PCB設計和引腳規劃指南（UG933）中列出的要求。

　　所有的單端信號傳送用40歐姆的線路阻抗。 DCI電阻（VRP/ VRN），以及差分時鐘，被設置為80歐姆。 DDR3-CKE0通過40歐姆到VTT在AR51778描述終止。 DDR3-ODT具有相同的40歐姆到VTT終止。在MicroZed設計的時候，有關于DDR3-RESET＃是否應具有40歐姆到VTT或4.7K歐姆至GND，這就是為什么JT6的目的是在得到這兩種選擇在Xilinx文檔中的差異。賽靈思公司自澄清，4.7K歐姆到GND是正確的配置DDR3-RESET＃。見AR55616。

　　所有的終端信號由每個DDR3芯片在ZQ上都有它自己的240Ω下拉電阻。使用中要注意DDR-VREF與DDR-VTT的不同。