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這是一個在設計中常犯的錯誤列表這些錯誤常使得你的設計不可靠或速度較慢為了提高你的設計性能和提高速度的可靠性你必須確定你的設計通過所有的這些檢查
可靠性。
不選用全局時鐘緩神器的時鐘將會引入偏差。
只用一個時鐘沿來寄存數據
使用時鐘的兩個沿是不可靠的因為時鐘的某沿或者兩個沿會漂移;如果時鐘有漂移而且你只使用了時鐘的一個沿你就降低了時鐘邊沿漂移的風險。
這個問題可以這樣來解決就是允許CLKDLL自動糾正時鐘的占空比以達百分之五十的占空比否則強烈建議你只使用一個時鐘沿
除了用CLKDLL或DCM產生的時鐘外不要在內部產生時鐘
這包括產生門控時鐘和分頻時鐘
作為替代可以建立時鐘使能或使用CLKDLL或DCI來產生不同的時鐘信號。
對于一個純同步設計建議你在任何可能的情況下只使用一一個時鐘
不要在內部產生異步的控制信號例如復位信號或者置位信號
內部產生的異步控制信號會產生毛刺
作為替代可以產生一一個同步的復位/置位信號這個信號的譯碼要比需要作用的時刻提前一個時鐘周期
不要使用沒有相位關系的多個時鐘
。你也許并不總能避免這個條件在這些情況下確定你已使用了適當的同步電路來跨越時鐘域
不要使用沒有相位關系的多個時鐘
再次你也許并不總能避免這個條件相反許多設計都需要這樣在這些情況下確定你已適當地約束了跨越時鐘域的路徑
不要使用內部鎖存器
內部鎖存器會混淆時序而且常常會引入另外的時鐘信號
內部鎖存器在透明門打開時可以被看成是組合邏輯但在門被鎖存時可以被看成是同步元件這將會混淆時序分析
內部鎖存器常常會引入廣］控時鐘］控時鐘會產生毛刺使得設計變得不可靠性能
邏輯級的時延不要超過時序預算的百分之五十
每個路徑邏輯級時延可以在邏輯級時序報告或布局后時序報告中找到詳細分析了每個路徑之后時序分析器將生成每個路徑時延的統計量檢查-：下總共的邏輯級時延超過了你的時序預算的百分之五十嗎？
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