賽靈思的Vivado詳細(xì)資料說明

　　Vivado設(shè)計套件，是FPGA廠商賽靈思公司2012年發(fā)布的集成設(shè)計環(huán)境。包括高度集成的設(shè)計環(huán)境和新一代從系統(tǒng)到IC級的工具，這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎(chǔ)上。這也是一個基于AMBA AXI4 互聯(lián)規(guī)范、IP-XACT IP封裝元數(shù)據(jù)、工具命令語言（TCL）、Synopsys 系統(tǒng)約束（SDC） 以及其它有助于根據(jù)客戶需求量身定制設(shè)計流程并符合業(yè)界標(biāo)準(zhǔn)的開放式環(huán)境。賽靈思構(gòu)建的的Vivado 工具把各類可編程技術(shù)結(jié)合在一起，能夠擴展多達(dá)1 億個等效ASIC 門的設(shè)計。

　　專注于集成的組件——為了解決集成的瓶頸問題，Vivado 設(shè)計套件采用了用于快速綜合和驗證C 語言算法IP 的ESL 設(shè)計，實現(xiàn)重用的標(biāo)準(zhǔn)算法和RTL IP 封裝技術(shù)，標(biāo)準(zhǔn)IP 封裝和各類系統(tǒng)構(gòu)建模塊的系統(tǒng)集成，模塊和系統(tǒng)驗證的仿真速度提高了3 倍，與此同時，硬件協(xié)仿真性能提升了100倍。

　　專注于實現(xiàn)的組件——為了解決實現(xiàn)的瓶頸，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升了3 至15 倍，且為SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具、速度提升4 倍且確定性更高的布局布線引擎，以及通過分析技術(shù)可最小化時序、線長、路由擁堵等多個變量的“成本”函數(shù)。此外，增量式流程能讓工程變更通知單（ECO） 的任何修改只需對設(shè)計的一小部分進(jìn)行重新實現(xiàn)就能快速處理，同時確保性能不受影響。最后，Vivado 工具通過利用最新共享的可擴展數(shù)據(jù)模型，能夠估算設(shè)計流程各個階段的功耗、時序和占用面積，從而達(dá)到預(yù)先分析，進(jìn)而優(yōu)化自動化時鐘門等集成功能。