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可綜合設計的特點：
1、不使用初始化語句。
2、不使用帶有延時的描述。
3、不使用循環次數不確定的循環語句，如： forever 、while 等。
4、盡量采用同步方式設計電路。
5、除非是關鍵路徑的設計，一般不調用門級元件來描述設計的方法，建議采用行為語句來完成設計。
6、用always 過程塊描述組合邏輯，應在信號敏感列表中列出所有的輸入信號。
7、所有的內部寄存器都應該能夠被復位，在使用FPGA 實現設計時，應盡量使用器件的全局復位端作為系統總的復位。
8、在verilog 模塊中，任務（ task）通常被綜合成組合邏輯的形式，每個函數（ function ）在調用時通常也被綜合為一個獨立的組合電路模塊。
9、用戶自定義原語（ UDP）是不可綜合的，它只能用來建立門級元件的仿真模型。一般綜合工具支持的Verilog HDL 結構
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