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　　對于需要在 PCB 板上使用大規模 FPGA 器件的設計人員來說，I/O 引腳分配是必須面對的眾多挑戰之一。由于眾多原因，許多設計人員發表為大型FPGA器件和高級BGA封裝確定I/O引腳配置或布局方案越來越困難。但是組合運用多種智能 I/O 規劃工具，能夠使引腳分配過程變得更輕松。

　　在 PCB 上定義 FPGA 器件的 I/O 引腳布局是一項艱巨的設計挑戰，即可能幫助設計快速完成，也有可能造成設計失敗。 在此過程中必須平衡 FPGA 和 PCB 兩方面的要求，同時還要并行完成兩者的設計。 如果僅僅針對 PCB 或 FPGA 進行引腳布局優化，那么可能在另一方面引起設計問題。

　　為了解引腳分配所引起的后果，需要以可視化形式顯示出 PCB 布局和 FPGA 物理器件引腳，以及內部FPGA I/O 點和相關資源。 不幸的是，到今天為止還沒有單個工具或方法能夠同時滿足所有這些協同設計需求。

　　然而，可以結合不同的技術和策略來優化引腳規劃流程并積極采用 Xilinx ? PinAhead 技術等新協同設計工具來發展出一套有效的引腳分配和布局方法。 賽靈思公司在 ISE? 軟件設計套件 10.1 版中包含了 PinAhead。

　　賽靈思公司開發了一種規則驅動的方法。首先根據 PCB 和 FPGA 設計要求定義一套初始引腳布局，這樣利用與最終版本非常接近的引腳布局設計小組就可以盡可能早地開始各自的設計流程。 如果在設計流程的后期由于 PCB 布線或內部 FPGA 性能問題而需要進行調整，在采用這一方法晨這些問題通常也已經局部化了，只需要在 PCB 或 FPGA 設計中進行很小的設計修改。