本設(shè)計(jì)為24 小時(shí)時(shí)鐘設(shè)計(jì)， 具有時(shí)、分、秒計(jì)數(shù)顯示功能， 以24 小時(shí)循環(huán)計(jì)時(shí)的時(shí)鐘電路；具有時(shí)、分校準(zhǔn)以及清零的功能。

　　本設(shè)計(jì)采用EDA技術(shù)，以硬件描述語(yǔ)言VHDL為系統(tǒng)邏輯描述手段設(shè)計(jì)文件，在 QUARTUⅡS工具軟件環(huán)境下，采用自頂向下的設(shè)計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字鐘。

　　系統(tǒng)由主控模塊、分頻模塊、譯碼模塊以及顯示組成。經(jīng)編譯和仿真所設(shè)計(jì)的程序，在可編程邏輯器件上下載驗(yàn)證， 本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零功能。

　　本設(shè)計(jì)主要研究基于FPGA的數(shù)字鐘，要求時(shí)間以24 小時(shí)為一個(gè)周期， 顯示時(shí)、分、秒。采用10KHZ的基準(zhǔn)信號(hào)產(chǎn)生1S的基準(zhǔn)時(shí)間， 秒的個(gè)位加到10 就向秒的十位進(jìn)一，秒的十位加到6 就向分的個(gè)位進(jìn)一，分的個(gè)位加到10 就向分的十位進(jìn)一， 分的十位加到6 就向時(shí)進(jìn)一。該時(shí)鐘具有清零功能， 可以對(duì)時(shí)、分及秒進(jìn)行清零，為了保證計(jì)時(shí)的穩(wěn)定及準(zhǔn)確須由晶體振蕩器提供時(shí)間基準(zhǔn)信號(hào)。

　　該系統(tǒng)是基于FPGA的設(shè)計(jì)，采用VHDL進(jìn)行系統(tǒng)功能描述， 采用自頂向下的設(shè)計(jì)方法，用 QUARTUⅡS軟件進(jìn)行仿真測(cè)試。

　　振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)， 作為數(shù)字鐘的時(shí)間基準(zhǔn)， 然后經(jīng)過(guò)分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒的個(gè)位到9 時(shí)，十位加1，同時(shí)個(gè)位歸零，若十位為5 時(shí)，則十位也歸零；分和秒一致；時(shí)的個(gè)位到9 時(shí)，十位小于2 時(shí)加1，同時(shí)個(gè)位歸零，若個(gè)位到3，十位為2 時(shí)，則個(gè)位和十位都?xì)w零。

　　一般說(shuō)來(lái)，一個(gè)比較大的完整的項(xiàng)目應(yīng)該采用層次化的描述方法： 分為幾個(gè)較大的模塊，定義好各功能模塊之間的接口，然后各個(gè)模塊再細(xì)分去具體實(shí)現(xiàn)，這就是 TOP DOW（N自頂向下）的設(shè)計(jì)方法。目前這種高層次的設(shè)計(jì)方法已被廣泛采用。高層次設(shè)計(jì)只是定義系統(tǒng)的行為特征， 可以不涉及實(shí)現(xiàn)工藝， 因此還可以在廠(chǎng)家綜合庫(kù)的支持下， 利用綜合優(yōu)化工具將高層次描述轉(zhuǎn)換成針對(duì)某種工藝優(yōu)化的網(wǎng)絡(luò)表，使工藝轉(zhuǎn)化變得輕而易舉。CPLD/FPGA系統(tǒng)設(shè)計(jì)的工作流程如圖