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在利用FPGA實現數字信號處理方面，分布式算法發揮著關鍵作用，與傳統的乘加結構相比，具有并行處理的高效性特點。本文研究了一種16階FIR濾波器的FPGA設計方法，采用Verilog HDI 語言描述設計文件，在Xilinx ISE 7.1i 及ModelSimSE 6.1b平臺上進行了實驗仿真及時序分析， 并探討了實際工程中硬件資源利用率及運算速度等問題。
隨著系統對寬帶、高速、實時信號處理要求越來越高，對濾波器的處理速度、帶寬等性能要求也隨之提高。FPGA 也在逐漸取代ASIC和PDSP，用作前端數字信號處理的運算（ 如：FIR 濾波、CORDIC算法或FFT）。
乘累加運算是實現大多數DSP算法的重要途徑，而分布式算法， 則能夠大大提高乘累加運算的效能，目前濾波器大致有以下幾種實現方法。
（1） 使用通用的可編程 DSP 芯片編程實現， 它們主要的數學運算單元是乘累加器（MAC） 。MAC 能在一個機器時鐘周期內完成一次乘累加運算， 同時硬件上配備不同等級的流水結構和哈佛結構，能夠實現高速實時的數字信號處理。但由于固定的硬件結構和流水等級， 使得在應用上有所限制。同時，就是同一公司的不同系列 DSP芯片，其編程的指令集也會有所不同，因而加大了開發周期。
（2） 采用專用的 ASIC 數字信號處理芯片。這種方法是芯片體積小，保密好，性能高。缺點是功能單一，靈活性小，多是針對某種功能的設計。
（3） 采用可編程邏輯器件（CPLD/FPG）A。FPGA 具有靈活的可編程邏輯，突破了并行處理與流水級數的限制，可以很好的實現信號處理的實時性。同時，開發程序的可移植性好，可以縮短開發周期。
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