昨天后仿真四位加法器的時(shí)候，想比較一下，超前進(jìn)位加法器和串行加法器的時(shí)候，特意比較了一下那個(gè)的延時(shí)少一些，居然發(fā)現(xiàn)超前進(jìn)位加法器延時(shí)比串行加法器多，不知道為什么，于是做么一下是不是優(yōu)化的問題。

　　于是鼓弄了一下，在ISE —— Synthesize （綜合）右鍵—— Properties可提供最多的多功能引腳、I/O 標(biāo)準(zhǔn)、端接方案和差分對的FPGA 在信號分配方面也具有最復(fù)雜的設(shè)計(jì)指導(dǎo)原則。盡管Altera 的FPGA 器件沒有設(shè)計(jì)指導(dǎo)原則（因?yàn)樗鼘?shí)現(xiàn)起來比較容易），但賽靈思的FPGA 設(shè)計(jì)指導(dǎo)原則卻很復(fù)雜。但不管是哪一種情況，在為I/O 引腳分配信號時(shí)，都有一些需要牢記的共同步驟：

　　1. 使用一個(gè)電子數(shù)據(jù)表列出所有計(jì)劃的信號分配，以及它們的重要屬性，例如I/O 標(biāo)準(zhǔn)、電壓、需要的端接方法和相關(guān)的時(shí)鐘。

　　2. 檢查制造商的塊/區(qū)域兼容性準(zhǔn)則。

　　3. 考慮使用第二個(gè)電子數(shù)據(jù)表制訂FPGA 的布局，以確定哪些管腳是通用的、哪些是專用的、哪些支持差分信號對和全局及局部時(shí)鐘、哪些需要參考電壓。

　　4. 利用以上兩個(gè)電子數(shù)據(jù)表的信息和區(qū)域兼容性準(zhǔn)則， 先分配受限制程度最大的信號到引腳上， 最后分配受限制最小的。例如，你可能需要先分配串行總線和時(shí)鐘信號，因?yàn)樗鼈兺ǔＶ环峙涞揭恍┨囟ㄒ_。

　　5. 按照受限制程度重新分配信號總線。在這個(gè)階段，可能需要仔細(xì)權(quán)衡同時(shí)開關(guān)輸出（SSO） 和不兼容I/O 標(biāo)準(zhǔn)等設(shè)計(jì)問題， 尤其是當(dāng)你具有很多個(gè)高速輸出或使用了好幾個(gè)不同的I/O 標(biāo)準(zhǔn)時(shí)。如果你的設(shè)計(jì)需要局部/區(qū)域時(shí)鐘，你將可能需要使用高速總線附近的管腳，最好提前記住這個(gè)要求，以免最后無法為其安排最合適的引腳。如果某個(gè)特定塊所選擇的I/O 標(biāo)準(zhǔn)需要參考電壓信號，記住先不要分配這些引腳。差分信號的分配始終要先于單端信號。如果某個(gè)FPGA 提供了片內(nèi)端接，那么它也可能適用于其他兼容性規(guī)則。

　　6. 在合適的地方分配剩余的信號。

　　在這個(gè)階段，考慮寫一個(gè)只包含端口分配的HDL 文件。然后通過使用供應(yīng)商提供的工具或使用一個(gè)文本編輯器手動(dòng)創(chuàng)建一個(gè)限制文件，為I/O 標(biāo)準(zhǔn)和SSO 等增加必要的支持信息。準(zhǔn)備好這些基本文件后，你可以運(yùn)行布局布線工具來確認(rèn)是否忽視了一些準(zhǔn)則或者做了一個(gè)錯(cuò)誤的分配。

　　這將使你在設(shè)計(jì)的初始階段就和布局工程師一起工作，共同規(guī)劃PCB 的走線、冗余規(guī)劃、散熱問題和信號完整性。FPGA 工具可能可以在這些方面提供幫助，并協(xié)助你解決這些問題，因此你必須確保了解你的工具包的功能。

　　你咨詢一位布局專家的時(shí)間越晚，你就越有可能需要去處理一些復(fù)雜的問題和設(shè)計(jì)反復(fù)，而這些可能可以通過一些前期分析加以避免。一旦你實(shí)現(xiàn)了滿意的信號分配，你就要用限制文件鎖定它們。

　　基于CMOS 的設(shè)計(jì)主要消耗三類切率：內(nèi)部的（短路）、漏電的（靜態(tài)的）以及開關(guān)的（電容）。當(dāng)門電路瞬變時(shí)， VDD 與地之間短路連接消耗內(nèi)部功率。漏電功耗是CMOS 工藝普遍存在的寄生效應(yīng)引起的。而開關(guān)功耗則是自負(fù)載電容，放電造成的。開關(guān)功耗與短路功耗合在一起稱為動(dòng)態(tài)功耗。下面介紹降低靜態(tài)功耗和動(dòng)態(tài)功耗的設(shè)計(jì)技巧。