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Quartus II 常見錯誤
1.Found clock-sensitive change during active clock edge at time 《time》on register “《name》”
原因： vector source file 中時鐘敏感信號（如：數據，允許端，清零，同步加載等）在時鐘的邊緣同時變化。而時鐘敏感信號是不能在時鐘邊沿變化的。其后果為導致結果不正確。
措施：編輯vector source file
2.Verilog HDL assignment warning at 《location》： truncated with size 《number》 to match size of target （《number》 原因：在HDL 設計中對目標的位數進行了設定，如：reg［4:0］ a; 而默認為 32 位，將位數裁定到合適的大小 措施：如果結果正確，無須加以修正，如果不想看到這個警告，可以改變設 定的位數
3.All reachable assignments to data_out（10） assign ‘0’， register removed by optimization
原因：經過綜合器優化后，輸出端口已經不起作用了
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