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發(fā)視頻Verilog教程之?dāng)?shù)字集成電路設(shè)計(jì)的詳細(xì)資料說明
2020-12-09 |
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資料介紹
7.1.1設(shè)計(jì)規(guī)范設(shè)計(jì)規(guī)范文件是一個包含功能、定時、硅片面積、功耗、可測性、故障覆蓋率以及其它的設(shè)計(jì)準(zhǔn)則的詳細(xì)說明書。設(shè)計(jì)規(guī)范描述了項(xiàng)目完成的功能，確定設(shè)計(jì)的總體方案，平衡各個方面的因素，對整個項(xiàng)目有一個初步的規(guī)劃。在系統(tǒng)設(shè)計(jì)階段，根據(jù)對設(shè)計(jì)面積、功耗、Ⅳ○和卩使用等情況進(jìn)行估算，確定所使用的芯片工藝和設(shè)計(jì)工具。
7.1.2設(shè)計(jì)劃分設(shè)計(jì)劃分過程就是把一個復(fù)雜設(shè)計(jì)逐漸劃分成較小而且較為簡單的功能單元。這樣一個過程通常被稱為自頂向下的設(shè)計(jì)方法，或者是分層設(shè)計(jì)法。
7.1.3設(shè)計(jì)輸入設(shè)計(jì)輸入是指將設(shè)計(jì)劃分階段定義好的模塊借助一定的設(shè)計(jì)輸入手段轉(zhuǎn)換為EDA工具能接受的信息格式。目前主要的設(shè)計(jì)輸入手段有：高級硬件描述語言HDL（ Verilog DL/HDL）和原理圖。HDL語言支持不同層次的描述，不依賴于各個廠家的工藝器件，便于修改。邏輯輸入工具的功能是把邏輯圖，狀態(tài)機(jī)，真值表，輸入到計(jì)算機(jī)中，并進(jìn)行語法、可綜合性檢查等。目前主流工具有 Cadence公司的 Composer，Synopsys公司Leda以及 Ultraedit，Ⅴim等第三方的編輯工具。
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