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電子發(fā)燒友網(wǎng)>電子資料下載>可編程邏輯>FPGA/ASIC>Vivado Design Suite 7系列FPGA和Zynq-7000 SoC庫指南

Vivado Design Suite 7系列FPGA和Zynq-7000 SoC庫指南

2020-12-09 | rar | 5.78 MB | 次下載 | 免費(fèi)

資料介紹

  推斷:該組件可以由大多數(shù)支持的合成工具進(jìn)行推斷。如果您希望代碼在多個(gè)體系結(jié)構(gòu)中具有完全的靈活性和可移植性,則應(yīng)該使用此方法。推理還為工具提供了優(yōu)化性能、面積或功率的能力,正如用戶向合成工具指定的那樣。

  IP目錄:可以從IP目錄實(shí)例化此組件。IP目錄維護(hù)一個(gè)由多個(gè)原語組合而成的IP核庫,以形成更復(fù)雜的函數(shù),以及幫助實(shí)例化更復(fù)雜的原語的接口。這里對IP目錄的引用通常是指后者,在這里,您可以使用IP目錄來幫助使用某些原語并將其集成到您的設(shè)計(jì)中。

  宏支持:此組件有一個(gè)可以使用的UniMacro。這些組件位于Xilinx工具的UniMacro庫中,用于實(shí)例化那些只需使用這些基元就可以實(shí)現(xiàn)復(fù)雜實(shí)例化的基元。合成工具將自動將UniMacros擴(kuò)展到它們的底層原語。

  這個(gè)宏合成從源時(shí)鐘域到目標(biāo)時(shí)鐘域的一組單比特信號

  為了正常工作,輸入數(shù)據(jù)必須由目標(biāo)時(shí)鐘采樣兩次或更多次。您可以定義同步器中使用的寄存器級數(shù)。一個(gè)可選的輸入寄存器可用于在同步輸入之前將其注冊到源時(shí)鐘域中。您還可以啟用模擬功能來生成消息,以報(bào)告宏的任何潛在誤用。

  注意:這個(gè)宏期望源數(shù)組的每一位都是獨(dú)立的,并且沒有定義的需要保留的關(guān)系。如果數(shù)組的每個(gè)位都有需要保留的關(guān)系,請使用XPM_CDC_HANDSHAKE或XPM_CDC_GRAY宏。
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