在工藝不斷進步的推動下，FPGA 產品在邏輯密度、性能和功能上有了極大的提高，同時器件成本的大幅下降，也使得電子設計工程師逐漸傾向于在越來越多的設計方案中采用可編程邏輯器件。在經歷了低功耗、低成本以及先進工藝的瓶頸后，FPGA 不斷以其可編程和靈活性向更多領域滲透，而眾多廠商的加入更使得FPGA 市場日趨白熱化。

　　工業自動化、智能電網、安防監控、以及車載應用等市場領域對FPGA 器件的要求越來越高，在這些應用中，新的市場環境產生了新的設計開發過程，亦增加了電子設備的復雜度。

　　本文敘述概括了FPGA 應用設計中的要點，包括，時鐘樹、FSM、latch、邏輯仿真四個部分。

　　FPGA 的用處比我們平時想象的用處更廣泛，原因在于其中集成的模塊種類更多，而不僅僅是原來的簡單邏輯單元（LE）。早期的FPGA 相對比較簡單， 所有的功能單元僅僅由管腳、內部buffer、LE、RAM 構建而成，LE 由LUT（查找表）和D 觸發器構成，RAM 也往往容量非常小。現在的FPGA 不僅包含以前的LE，RAM也更大更快更靈活，管教IOB 也更加的復雜，支持的IO 類型也更多，而且內部還集成了一些特殊功能單元，包括：

　　DSP：實際上就是乘加器，FPGA 內部可以集成多個乘加器，而一般的DSP 芯片往往每個core 只有一個。換言之，FPGA 可以更容易實現多個DSP core 功能。在某些需要大量乘加計算的場合，往往多個乘加器并行工作的速度可以遠遠超過一個高速乘加器。

　　SERDES：高速串行接口。將來PCI-E、XAUI、HT、S-ATA 等高速串行接口會越來越多。有了SERDES 模塊，FPGA 可以很容易將這些高速串行接口集成進來，無需再購買專門的接口芯片。

　　CPU core：分為2 種，軟core 和硬core。軟core 是用邏輯代碼寫的CPU 模塊，可以在任何資源足夠的FPGA 中實現，使用非常靈活。而且在大容量的FPGA 中還可以集成多個軟core，實現多核并行處理。硬core是在特定的FPGA 內部做好的CPU core，優點是速度快、性能好，缺點是不夠靈活。

　　不過，FPGA 還是有缺點。對于某些高主頻的應用，FPGA 就無能為力了。現在雖然理論上FPGA 可以支持的500MHz，但在實際設計中，往往200MHz 以上工作頻率就很難實現了。

　　FPGA 設計要點之一：時鐘樹

　　對于FPGA 來說，要盡可能避免異步設計，盡可能采用同步設計。同步設計的第一個關鍵，也是關鍵中的關鍵，就是時鐘樹。一個糟糕的時鐘樹，對FPGA 設計來說，是一場無法彌補的災難，是一個沒有打好地基的大樓，崩潰是必然的。

　　具體一些的設計細則：

　　1）盡可能采用單一時鐘；

　　2）如果有多個時鐘域，一定要仔細劃分，千萬小心；

　　3）跨時鐘域的信號一定要做同步處理。對于控制信號，可以采用雙采樣；對于數據信號，可以采用異步fifo。需要注意的是，異步fifo 不是萬能的，一個異步fifo 也只能解決一定范圍內的頻差問題。

　　4）盡可能將FPGA 內部的PLL、DLL 利用起來，這會給你的設計帶來大量的好處。

　　5）對于特殊的IO 接口，需要仔細計算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管腳可設置的delay 等多種工具來實現。簡單對管腳進行Tsu、Tco、Th 的約束往往是不行的。

　　可能說的不是很確切。這里的時鐘樹實際上泛指時鐘方案，主要是時鐘域和PLL 等的規劃，一般情況下不牽扯到走線時延的詳細計算（一般都走全局時鐘網絡和局部時鐘網絡，時延固定），和ASIC 中的時鐘樹不一樣。對于ASIC，就必須對時鐘網絡的設計、布線、時延計算進行仔細的分析計算才行。

　　FPGA 設計要點之二：FSM

　　FSM：有限狀態機。這個可以說時邏輯設計的基礎。幾乎稍微大一點的邏輯設計，幾乎都能看得到FSM。

　　FSM 分為moore 型和merly 型，moore 型的狀態遷移和變量無關，merly 型則有關。實際使用中大部分都采用merly 型。

　　FSM 通常有2 種寫法：單進程、雙進程。