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電子發燒友網>電子資料下載>可編程邏輯>FPGA/ASIC>Intel FPGA時序約束的解決方案詳細說明

Intel FPGA時序約束的解決方案詳細說明

2021-01-13 | rar | 0.54 MB | 次下載 | 免費

資料介紹

  本文在銜接上一講的基礎上,推出了,針對時序約束的解決方案,這些方案來源于多方資料、以及官網資料的閱讀總結。

  不少人總說,好的時序都是設計出來的,不是約束出來的,想必,這種話你一定聽過無數次,但是對于不知誰說這話的人,也是概不負責。那你告訴我,什么叫好的設計?你覺得你的代碼好,我還覺得我的比你更好呢?有什么評判標準呢?這些東西,幾乎沒人會提及,更是讓我這種處女座,讓多少學到信心十足的人,打擊了信心,不想學習下去。作為一個立志10年后轉行的人,有必要從官網下手,從各方資料下手,來講清楚這其中的來龍去脈。如果,你現在還是連steup 的slack和hold 的slack還沒搞清楚,那我建議你好好看一下上一篇文章,特別是最后必備公式的圖片。

  1、time-quest的GUI

  首先,我們點進去都會叫我們選擇一個模型,來建立網表,如果,我們選擇slow,那么我們知道對setup slack自然會有影響更大,如果我們選擇fast模型,就會對hold slack的模型影響更大。
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