Verilog 黃金參考指南是Verilog 硬件描述語言及其語法語義合并以及將它應用到硬件設計的一個簡明的快速參考指南

　　Verilog 黃金參考指南并不是要代替IEEE 的標準Verilog 語言參考手冊它不像IEEE 的標準手冊提供了Verilog 完整正式的描述相反黃金參考指南以一種方便的參考格式解答了在Verilog 的實踐應用過程中經常遇到的問題

　　Verilog 黃金參考指南也不想成為介紹性的指南這里所提出的信息是一種扼要的參考格式而不是學習像Verilog 這種復雜的主題所必要的漸進和共鳴方式但必須承認的是已經熟悉計算機語言的人希望將這個參考指南作為Verilog 的課本因此在開始本指南就會對這個主題進行一個簡單的非正式介紹

　　Verilog 黃金參考指南的主要特征是它包含了從許多Verilog 項目中積聚起來的大量實踐知識指南不僅提供方便的語法參考很多類似的書也有還對最常見的語言錯誤提出警告在代碼不能編譯的時候給出線索指出要看什么地方警告你注意合并問題并對改善你的編碼形式提出建議

　　Verilog 黃金參考指南是為了給Doulos 的系列Verilog 訓練課程增值也是HDL PaceMaker DoulosVerilog 計算機基礎訓練包的補充

　　Verilog 硬件描述語言HDL 是描述電子電路行為和結構的一種語言是一種IEEE 標準IEEE

　　Verilog 用于模擬從隨機和純行為到門級和開關級的抽象范圍等層次的數字電子電路功能也用于從許多抽象寄存器傳輸級描述合并即自動產生門級描述Verilog 一般用于支持高層次的設計或基于語言的設計其中電子設計在用自動合并工具進行詳細設計前要通過高層次的完全抽象仿真來檢驗Verilog 也廣泛應用于IC 的門級檢驗包括仿真故障仿真和定時檢驗

　　Verilog 最初是在1984 年由Gateway Design Automation 公司開發Verilog-XL 仿真器的時候一起開發出來1989 年Cadence Design Systems 公司并購Gateway 公司同時擁有對Verilog 語言和Verilog-XL仿真器的權力1990 年Cadence 將Verilog 語言不是Verilog-XL 放到公共領域為了使Verilog 語言通過IEEE 標準化過程一個非贏利性組織Open Verilog International OVI 將它不斷推進結果在1995年Verilog 成為一個IEEE 標準此后OVI 仍繼續不斷維護和開發這種語言