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Verilog是廣泛應(yīng)用的硬件描述語言，可以用在硬件設(shè)計(jì)流程的建模、綜合和模擬等多個(gè)階段。隨著硬件設(shè)計(jì)規(guī)模的不斷擴(kuò)大，應(yīng)用硬件描述語言進(jìn)行描述的CPLD結(jié)構(gòu)，成為設(shè)計(jì)專用集成電路和其他集成電路的主流。通過應(yīng)用Verilog HDL對適用多功能數(shù)字鐘的設(shè)計(jì)，達(dá)到對Verilog HDL的理解，同時(shí)對CPLD器件進(jìn)行簡要了解。
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