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Ambit BuildGates在高速ASIC設計中的STA應用
概論
在復雜的深亞微米超大規模集成電路設計中，如何盡快地滿足靜態時序分析（Static Timing Analysis）是眾多的設計公司需要面對的棘手的重要技術之一[1][2]。近年來EDA工具的迅速發展為解決這一重要的難題，提供了多種選擇方案，例如Synopsys 公司的physical compiler 和Cadence 公司的Envisia PKS（Physical Knowledgeable Synthesis）。無可置疑，通過有效地使用這些工具可以在一定程度上縮短產品的設計周期，增加設計產品的一次成功率。然而這些工具需要把前端RTL的邏輯設計，綜合和后端的布局布線合并起來，進行統籌考慮。這樣的安排，顯然與目前的起步設計公司需利用后端服務公司的發展格調不合，況且這些工具動輒數十萬美元的高昂價格，更不是目前國內集成電路設計公司所能負擔的。成都威斯達芯片設計公司利用性價比良好的Cadence公司的Ambit BuildGates 4.0工具，配合后端布局布線的服務公司，成功地完成了0.18μm百萬門電路布局布線后的靜態時序分析，以下是我們使用Ambit BuildGates 4.0工具的一些心得體會。
概論
在復雜的深亞微米超大規模集成電路設計中，如何盡快地滿足靜態時序分析（Static Timing Analysis）是眾多的設計公司需要面對的棘手的重要技術之一[1][2]。近年來EDA工具的迅速發展為解決這一重要的難題，提供了多種選擇方案，例如Synopsys 公司的physical compiler 和Cadence 公司的Envisia PKS（Physical Knowledgeable Synthesis）。無可置疑，通過有效地使用這些工具可以在一定程度上縮短產品的設計周期，增加設計產品的一次成功率。然而這些工具需要把前端RTL的邏輯設計，綜合和后端的布局布線合并起來，進行統籌考慮。這樣的安排，顯然與目前的起步設計公司需利用后端服務公司的發展格調不合，況且這些工具動輒數十萬美元的高昂價格，更不是目前國內集成電路設計公司所能負擔的。成都威斯達芯片設計公司利用性價比良好的Cadence公司的Ambit BuildGates 4.0工具，配合后端布局布線的服務公司，成功地完成了0.18μm百萬門電路布局布線后的靜態時序分析，以下是我們使用Ambit BuildGates 4.0工具的一些心得體會。
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