結(jié)合一個2 ．4 GHz CMOS 低噪聲放大器（LNA） 電路，介紹如何利用Cadence 軟件系列中的IC 5 ．1 ．41 完成CMOS 低噪聲放大器設(shè)計(jì)。首先給出CMOS 低噪聲放大器設(shè)計(jì)的電路參數(shù)計(jì)算方法， 然后結(jié)合計(jì)算結(jié)果， 利用Cadence軟件進(jìn)行電路的原理圖仿真，并完成了電路版圖設(shè)計(jì)以及后仿真。仿真結(jié)果表明，電路的輸入／輸出均得到較好的匹配。由于寄生參數(shù)，使得電路的噪聲性能有約3 dB 的降低。對利用Cadence 軟件完成CMOS 射頻集成電路設(shè)計(jì)，特別是低噪聲放大器設(shè)計(jì)有較好的參考價值。

　　Cadence Design Systems Inc ．是全球最大的電子設(shè)計(jì)技術(shù)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。它的解決方案旨在提升和監(jiān)控半導(dǎo)體、計(jì)算機(jī)系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費(fèi)電子產(chǎn)品以及其他各類型電子產(chǎn)品的設(shè)計(jì)。Cadence 公司的電子設(shè)計(jì)自動化產(chǎn)品涵蓋了電子設(shè)計(jì)的整個流程， 包括系統(tǒng)級設(shè)計(jì)、功能驗(yàn)證、IC 綜合及布局布線、模擬和混合信號及射頻IC 設(shè)計(jì)、全定制集成電路設(shè)計(jì)、IC 物理驗(yàn)證、PCB 設(shè)計(jì)和硬件仿真建模等。Cadence 軟件支持自頂向下（Top-down） 的芯片設(shè)計(jì)， 是業(yè)界廣泛采用的設(shè)計(jì)工具。該軟件通過Li-brary CelI View 三級目錄輔助芯片設(shè)計(jì)：

　　（1） 設(shè)計(jì)者為自己要完成的系統(tǒng)任務(wù)建立新的Li-brary ；

　　（2） 分析系統(tǒng)及其指標(biāo)來確定系統(tǒng)的各個模塊，每個模塊對應(yīng)于Library 中的一個Cell ；

　　（3） 每個模塊的設(shè)計(jì)包括電路（Schematic） 設(shè)計(jì)和版圖（Layout） 設(shè)計(jì)，兩者密不可分，電路圖與版圖都是模塊中的View 。

　　同時， Cadence 公司還提供設(shè)計(jì)方法教學(xué)服務(wù)，幫助客戶優(yōu)化其設(shè)計(jì)流程；提供設(shè)計(jì)外包服務(wù)，協(xié)助客戶進(jìn)新的市場領(lǐng)域。垂直解決方案是Cadence 為幫助IC 設(shè)計(jì)公司迅速建立設(shè)計(jì)架構(gòu)，并獲得更短、可預(yù)測性更高的設(shè)計(jì)周期而推出的獨(dú)具特色的整套解決方案， 其目標(biāo)是為了推動不同領(lǐng)域產(chǎn)品的開發(fā)步伐， 設(shè)計(jì)錦囊（Process Design Kit ，PDK） 是其重要組成部分。“錦囊”通過將驗(yàn)證方式和流程與IP 相結(jié)合的方式，更好地應(yīng)對無線、網(wǎng)絡(luò)和消費(fèi)電子等不同領(lǐng)域在設(shè)計(jì)方面的挑戰(zhàn)。通過采用“錦囊”，用戶可將其寶貴的資源投入在差異化設(shè)計(jì)而不是基礎(chǔ)設(shè)計(jì)方面。