在介紹信號的完整性分析方法在設(shè)計高速信號電路的作用前，首先必須明確兩個概念，一是何為高速信號，二是何為信號的完整性分析。一提到高速信號，大家一定會想到頻率高的信號即為高速信號，其實不然，對于數(shù)字信號來說，頻率低的信號未必不是高速信號，這主要看它的上升沿（Tr）、下降沿（Tf）的時間的長短，如果時間比較短則認(rèn)為是高速信號，反之則是低速信號。時間多少算長，多少又算短呢？這沒有明確的界限，經(jīng)驗總結(jié)，一般上升沿（Tr）、下降沿（Tf）的時間大于6~4倍的信號延時時為低速信號，小于6~4倍的信號延時時為高速信號（0.144ns/inch~0.182ns/ inch）。頻率高的數(shù)字信號要求其上升沿、下降沿快，所以一般也是高速信號。信號的完整性（Signal Integrity）分析這個概念可能大家還比較陌生，目前在國內(nèi)，電路設(shè)計中引進(jìn)信號完整性分析概念的公司寥寥無幾，可能也就是以華為為代表的幾個大公司開展了這項工作。但是信號完整性的分析方法對于成功地進(jìn)行高速電路的設(shè)計，特別是一次成功完成設(shè)計，作用是巨大的。所以國外的各大電訊公司在電路設(shè)計中都采用了此種方法。信號的完整性分析就是將信號以傳輸波的形態(tài)看待，用傳輸理論對信號進(jìn)行分析。這是由于在高速信號中，PCB上的走線之間的分布電容阻抗、電感阻抗以不能象低速信號那樣忽略了，必須考慮進(jìn)去，所以必須采用傳輸理論對電路進(jìn)行分析。平時我們在電路設(shè)計中采用的加22 歐姆或33 歐姆阻抗匹配電阻來改善信號就是用到了信號完整性的理論。在電路設(shè)計中采用信號完整性的分析方法可以在原理圖設(shè)計階段及PCB布板階段可以對板上的關(guān)鍵信號進(jìn)行評價和改進(jìn)，從而增加了一次投板的成功率，縮短了開發(fā)周期。