今天要小編和大家探討個簡單又復雜的問題，這是一個每個學電路的人都遇到過的問題—— 模擬還是數字？ 1.模擬與數字合體，結果是？ 模擬電路和數字電路是對電路的經典分類。數字電路處理離散的數字信號，模擬電路處理連續的模擬信號。在經典的課本里，模擬電路和數字電路設計與分析的方法論都有很大區別，模擬電路的分析像物理，設計則像一門藝術；數字電路的分析像數學，而設計起來是一板一眼，基于嚴密的邏輯流程。 然而，模擬和數字之間的間隔并非不可打破。一方面，信號的本質是連續的，一切數字電路只是模擬電路的一種特例，甚至可以把數字電路用在模擬電路中（例如反相器也可以當作一個放大器用，而且是電流復用的那種J）；另一方面，利用數字電路可擴展性好，可控性好等特性，我們可以把一些傳統在模擬域處理的信號搬到數字域處理并獲得很好的結果。模擬和數字合體的結果并不僅僅是混合信號電路，而是一種全新的設計理念。 模擬和數字融合可以分成兩種方向，即使用數字方法實現傳統的模擬電路（數字-模擬），以及使用模擬方法實現傳統的數字電路（模擬-數字）。本期我們主要介紹數字-模擬電路。 2.數字-模擬 隨著半導體技術的發展，越來越多人正在探索把原來模擬域處理的信號搬到數字域處理。這不僅僅是標新立異，而且是由半導體技術發展的趨勢決定的。所以啊，一個電路的命運不知要看工程師的奮斗，還要看歷史進程。 那么，半導體技術如何讓數字技術入侵模擬電路呢？大家都知道，隨著半導體制程的發展，器件特征尺寸變小，器件速度變快，這對于數字電路和模擬電路都是件好事，皆大歡喜。然而，特征尺寸變小是要付出相應代價的。代價第一就是隨著MOSFET柵極氧化層變薄，器件擊穿電壓降低，因此電源電壓也隨之降低。這對于數字電路來說對性能影響會被柵電容變小期間速度變快而抵消因此不是太大的問題，但對于模擬電路來說問題可就大了。首先，模擬電路的首要指標是信噪比，降低電壓意味著信號擺幅降低，但是噪聲不會與電源電壓同步降低，因此低電壓對于信噪比存在不利影響。其次，器件的閾值電壓因為漏電的關系也不會與電源電壓同步降低，這就讓傳統cascode等模擬工程師喜聞樂見的電路結構在低電壓下無法再使用。最后，因為閾值電壓與電源電壓沒有同步降低，因此在低電源電壓下器件的工作范圍更接近于亞閾值區，因此模擬電路的線性度變差了 除了電源電壓降低帶來的諸多問題以外，先進半導體制程的單位面積價格很高，但是模擬電路的整體尺寸并不隨著特征尺寸縮小而等比例縮小（尤其是無源器件例如電感，其大小與特征尺寸根本就沒關系），因此在先進半導體制程下模擬電路的成本其實是升高了。 與模擬電路相反，特征尺寸縮小對于數字電路性能有益無害（除了漏電流增加，但是這個可以說不算性能:)），因此用數字電路盡量代替模擬電路才能真正享受半導體工藝進化帶來的益處。 從近三年年ISSCC的track比較也能看出數字慢慢進入模擬領域代替經典模擬電路的趨勢。在ISSCC 10個大track中，模擬track包括傳統模擬電路與功耗管理（Analog），模數轉換器（Data Converters）。數字track包括架構與系統（Digital Arch and Sys），和數字電路（Digital Circuits）。 然而，在下面的列表中，也有“Digital PLL”，“Digital V-Regulator and Low Pwr”這樣有趣的session。 下面我們介紹幾類典型的數字-模擬電路。 All-Digital PLL 十幾年前，所有的PLL工程師應該都自我認定為模擬工程師吧，直到本世紀初R. Staszewski（當時在TI，現在在University College Dublin當教授）驚世駭俗的一篇All-Digital Frenquency Synthesizer橫空出世。 傳統的模擬PLL中，振蕩器的相位信息被轉化成模擬電壓信號，這個電壓信號經過一系列反饋環路信號處理后，成為壓控振蕩器（VCO）的控制信號。全數字鎖相環（ADPLL）的思路則是首先設計了一個數控振蕩器（DCO），由數字信號控制varactor以及capacitor bank以控制振蕩頻率，雖然DCO的振蕩頻率是離散的，但是通過sigma-delta調制理論上可以近似范圍內的任何頻率。在DCO設計完成之后，ADPLL中又進一步在反饋環路中把相位轉化為數字信號而不是模擬電壓信號，并且把這個數字信號在數字域經過類似處理后去控制DCO。想象一下，之前模擬PLL的濾波器往往需要用到巨大的片外電容／電感，而使用ADPLL的話這一切都可以用一個片上數字濾波器搞定，這是多美好的一件事情！除了濾波器之外，ADPLL還有容易完成相位調制等等其他優勢。如今，digital PLL已經是固態電路領域的一個穩定session。而且，各大芯片公司的通信產品中也已經商用了數字化的PLL技術（我還在復旦的時候Staszewski來做過講座，在講座中自豪地說他去買手機一眼就認出了許多用了ADPLL的型號。后來TI退出了手機芯片領域，甚至Staszewski所在的部門都被關掉了于是去了學界，這就是另一個故事了）。 Digital LDO 除了PLL以外，模擬轉向數字的過程，正在另一傳統模擬電路的領域重復著歷史——LDO。 所謂數字LDO，就是在沿襲傳統模擬LDO的基礎上，沿襲負反饋的精神，但采用比較器和數字控制邏輯實現輸出電壓的穩定性。傳統的數字做法基于單比特比較和Barrier Shifter，建立精度低，且輸出的紋波/噪聲大。但是，隨著模數轉換技術和數字控制理論/實現的發展，數字LDO的缺點在逐漸被克服。 臺灣交通大學提出了基于TDC的高精度誤差檢測反饋回路，避免了以barrier shifter實現的傳統電路電路大抖動。并且在數字控制的部分，完整的提供了數字話PID解決方案，實現靜態建立的補償與加強。 UCSD的數字LDO將整個LDO建立融入到一個逐次比較模數轉換的過程中，縮短了傳統僅基于極性搜索關鍵路徑，利用二進制搜索提高了DLDO的瞬時響應，并在此基礎上作了穩定性分析。 澳門大學/華南理工大學提出的模擬輔助DLDO，巧妙地采用了一個避免了沒有大電容下退藕下的補償原理。僅僅采用了一組電容/電阻，實現了一個快速反饋路徑。 Digital Opamp 每個學EE的人都有過被模擬電子學/Circuits 101這樣的課摧殘的經歷，運算放大器早已成為了各位心中模擬電路的代名詞。運放怎么能和數字電路混在一起呢？但近年來，隨著inverter based的opamp逐漸走向成熟，各種對運放的新思路層出不窮。現今看來，把運放定義為模擬恐怕已經是上個時代的故事了。 首先我們來看Stanford大學研發的超聲成像系統中的采用的一個運算放大器。該放大器集成了目前主流的各類數字化設計的運放技術，前兩級為級聯反相器，第三級是由動態偏置的Class AB級，像三個級聯的反相器。當該放大器以負反饋方式鏈接后，該反相器可以實現ring-amplifier（由俄勒岡州立大學與密歇根大學在前兩年ISSCC提出）。 還有類似充放電模型的“積分型”動態放大器，在聯發科（Mediatek）的一篇噪聲整形/逐次比較（Noise-Shaping SAR ADC）中提到了如下結構， 通過合理選擇充電/放電路徑，單級放大器的輸出電平受到輸入電壓的調制而產生差異，由此實現信號放大。很明顯的，該放大倍數對許多電路加工參數敏感（PVT sensitive）。由此，UT Dallas的研究者針對這一問題，提出了跟蹤PVT因素的建立時間產生電路： 該產生電路通過類似replica的想法仿造出一個脈沖信號，該信號的脈沖寬度接跟隨PVT變化而變化，由此實現穩定的動態放大器。 Synthesizable All-Digital PLL/RF Transmitter 前面的全數字電路雖然使用了數字信號，但是其設計流程還是走的是傳統定制電路的路子，類似當年在設計8086的時候數字門電路還是要手動設計一樣。那么，有沒有真的用數字電路流程，用標準單元庫綜合的辦法實現的模擬電路呢？這個在目前也已經實現了，例如，來自Tokyo Institute of Technology的Wei Deng在過去的幾年里連續發表了多篇可綜合PLL的論文，證明了其可行性。 除此之外，今年TCAD上也有一篇論文"A Novel Fully Synthesizable All-Digital RF Transmitter for IoT Applications"，實現了可綜合全數字射頻發射機。該電路使用了全數字sigma-delta modulator調制I/Q幅度，使用XOR門作為混頻器，并且在全數字driver amplifier的輸出端把I/Q合并到了一起。這個TX通過Verilog描述并使用數字流程綜合／布局布線，未來寫code設計模擬電路的日子可能真的不遙遠了。 結語 隨著半導體工藝發展，數字電路性能越來越強，模擬電路卻由于電源電壓的下降而導致設計更加困難。因此，為了充分發揮先進工藝的優勢，模擬電路數字化乃是大勢所趨。尤其是隨著可綜合模擬電路設計的出現，未來模擬電路設計師可能也要變成半個碼農啦！ 本文轉載自 (mbbeetchina)