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最大限度地減少抖動/相位時鐘分布拓撲噪聲對無線性能的關鍵
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RF電路的所有模擬設計的日子已經過去了，今天的RF設計依賴于沉重的數字功能，如基于PLL的合成器（調諧器）和A / D和D / A轉換器。越來越多，這些合成器和轉換器被直接使用在更高的頻率，更寬的帶寬，并為直接轉換設計或軟件定義無線電（SDR）。
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其結果是，時鐘，它所看到的ICS支持，必須更加“純粹”比以往任何時候都。為什么會這樣？其原因是，時鐘中的任何偏差，通常其特征在于定時抖動或相位噪聲，將降低可實現的組件性能。時鐘抖動和相位噪聲，有效位數（ENOB）一個A / D轉換器將低于其標稱的分辨率，和其他參數如動態范圍，信噪比，失真和互調產物也將受到不利影響。允許的數字是驚人的緊：在許多最新的設計，允許的最大時鐘抖動在負載電路是幾個FSEC秩序。
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［Note that timing jitter and phase noise are two equally legitimate perspectives on the same imperfection， with jitter being a time-domain number while phase noise is a frequency-domain number. Depending on the error analysis， designers need to use one or the other， but neither factor is inherently a superior way of looking at clock issues.］
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For these reasons， designs place a great deal of emphasis on producing and delivering a high-accuracy clock for the various ICs which require them. It is not just a matter of generating the clock， as a quality crystal in conjunction with various high-end clock-oscillator/generator ICs can provide the clock needed. The real challenge is ensuring the clock signals reach the loads intact， without noise or jitter.
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