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CY7C1561KV18、CY7C1576KV18 和 CY7C1565KV18 都是包
含 QDR II+ 架構的 1.8V 同步流水線 SRAM。 與 QDR II 架構類
似，QDR II+ 架構由兩個單獨的端口組成：訪問存儲器陣列的讀
端口和寫端口。 讀端口有專用的數據輸出來支持讀操作，寫端口
則有專用的數據輸入來支持寫操作。 QDR II+ 架構具有單獨的數
據輸入和數據輸出，完全消除了公用 I/O 器件上存在的 “ 轉換 ” 數
據總線方面的需要。 每個端口都可以通過一個公用地址總線訪
問。 用于讀和寫的地址被鎖止在輸入 （K） 時鐘的備選上升沿。 對
QDR II+ 讀端口和寫端口的訪問完全相互獨立。 為了獲得最大的
數據吞吐量，讀端口和寫端口上都配備有 DDR 接口。 每個地址
都與四個 8 位字 （CY7C1561KV18）、9 位字 （CY7C1576KV18）
或 36 位字 （CY7C1565KV18） 相關聯，這些字以突發 （Burst） 模
式按順序傳入或傳出器件。 由于數據可以在兩個輸入時鐘（K 和
K）的每個上升沿傳入和傳出器件，因此通過消除總線 “ 轉換 ”，
能夠在獲得最大內存帶寬的同時，簡化系統設計。
深度擴展 （Depth Expansion） 是通過端口選擇實現的，能夠使每
個端口獨立工作。
所有同步輸入都會通過由 K 或 K 控制的輸入寄存器。 所有數據
輸出都會通過由 K 或 K 輸入時鐘控制的輸出寄存器。 寫操作通
過片上同步自定時寫電路進行。
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