1 引言
　　隨著數(shù)字信號處理的高速發(fā)展，模擬信號的處理已被數(shù)字化處理代替。但對數(shù)字系統(tǒng)分辨率的日益提高，作為模數(shù)轉(zhuǎn)換系統(tǒng)的核心一A／D轉(zhuǎn)換器，其精度和采樣率也隨之提高。但精度和采樣率是一對矛盾體，很難同時滿足要求，因此成為制約A／D采樣系統(tǒng)發(fā)展的瓶頸。時間交叉采樣方案的提出，突破了單個A/D轉(zhuǎn)換器性能的局限性，采用多片高速A／D轉(zhuǎn)換日歷交替采樣是一種提高系統(tǒng)采樣率的有效方法。在多片并行A／D轉(zhuǎn)換器采樣系統(tǒng)中，信號重構(gòu)對于采樣時鐘精度要求相當(dāng)嚴(yán)格，傳統(tǒng)的晶體振蕩器加移位電路和濾波電路的模擬方式已不能滿足這一要求。本文提出基于時鐘分配器AD9516向四路時間交叉A／D轉(zhuǎn)換器提供采樣時鐘。
　　2 器件簡介及其配置
　　2．1 AD9516簡介
　　AD9516是一款集低相位噪聲時鐘發(fā)生和低抖動14通道時鐘分配功能于一體的時鐘分配器。其內(nèi)部集成1個整數(shù)N分頻的頻率合成器、2個參考輸入端、1個壓控振蕩器（VCO）、可調(diào)延遲線和14個時鐘驅(qū)動器，還包括LVPECL、LVDS和CMOS輸出。另外，片內(nèi)集成的VCO可提高系統(tǒng)可靠性。14個輸出通道分別為6路（3對）時鐘可高達(dá)1．6 GHz的LVPECL輸出和4路（2對）時鐘高達(dá)800 MHz的LVDS輸出，LVDS時鐘輸出可選為高達(dá)200 MHz的兩通道CMOS輸出。
　　2．2 引腳說明及外圍電路配置
　　REN_SEL：參考選擇。AD9516有REFl和REF2兩個參考時鐘輸入端，該引腳用于定義系統(tǒng)是采用REFl輸入（拉低）還是REF2（拉高）的參考信號。
　　SCLK，CS，SDI0，SD0：串口同步I／0，與SPI協(xié)議相兼容，實現(xiàn)與AD9516內(nèi)部寄存器的通信。其中SCLK為時鐘輸入；CS為片選信號；SDIO為主機(jī)輸出／AD9516輸入（SCLK的上升沿），或者主機(jī)輸入/AD9516輸出（SCLK的下降沿）；SDO為主機(jī)輸入／ AD9516輸出。
　　REFMON，LD，STATUS：狀態(tài)輸出，用于測試AD9516內(nèi)部信號。通過改變0x17，0x1A，0xlB（內(nèi)部寄存器的地址）3個寄存器．測試VC0及分頻器的輸出時鐘，獲得當(dāng)前AD9516工作狀態(tài)。
　　LF，CP：外部環(huán)形濾波，可向內(nèi)部VCO提供反饋電壓。
　　OUT6，OUT6，0UT7，OUT7，0UT8，OUT8，OUT9，OUT9：輸出四路LVDS時鐘，可向A/D轉(zhuǎn)換器提供采樣時鐘。
　　以上為AD9516主要引腳的功能描述，還有一些包括輸入電壓，復(fù)位等引腳的功能描述可見參考文獻(xiàn)。根據(jù)上述主要引腳描述，給出了AD9516的外同電路配置圖，如圖l所示。
　　
　　2．3 內(nèi)部寄存器配置
　　AD9516可設(shè)置3種工作模式，包括外部VC0、外部CLK以及內(nèi)部VC0。本系統(tǒng)設(shè)計采用內(nèi)部VCO和參考輸入頻率工作模式。
　　2．3．1 PLL的工作原理
　　參考輸入（REFl輸入）先經(jīng)R分頻模塊（14位寄存器），再通過R延時模塊（延時可調(diào)節(jié)）后進(jìn)入PFD（相位／頻率監(jiān)測）模塊一端，同時VCO產(chǎn)生的信號通過N分頻模塊（預(yù)分頻模塊P．P+1和A／B計數(shù)模塊）和N延時模塊（延時可調(diào)）后進(jìn)入PFD的另一端；PFD用于比較兩信號的頻率和相位差．產(chǎn)生與之成比例的信號傳輸給CP（電荷泵），電荷泵通過外接環(huán)形濾波器連接至VC0的控制端。電荷泵根據(jù)PFD的信號對環(huán)形濾波器的連接節(jié)點充（放）電以達(dá)到VCO電壓調(diào)節(jié)目的，使VCO輸出和參考輸入與PFD的頻率和相位完全匹配，此時鎖存相位，輸出同步。
　　2．3．2 分頻寄存器的配置
　　除了PLL用于產(chǎn)生穩(wěn)定的VCO所涉及的寄存器R，A和B外，分頻寄存器還包括時鐘輸出分頻寄存器，每對兒輸出通道的分頻寄存器。時鐘輸出分頻器可以隨意設(shè)置為2～6中的任意整數(shù)，輸出通道的每個分頻器可選用1~32中的任意整數(shù)作為分頻參數(shù)。需要注意的是：PLL的R、A和B這3個寄存器的配置相互制約，必須合理配置VCO才能工作在由參考輸入提供的頻率范圍內(nèi)，否則將導(dǎo)致不能鎖存鎖相模塊。這些制約包括：PFD（相位/頻率監(jiān)測）輸入頻率范圍、A和B計數(shù)器輸入最高頻率、A和B值大小。設(shè)計時，考慮到這些制約以及設(shè)計的需要就能正確配置內(nèi)部分頻寄存器。
　　2．3．3 輸出相位寄存器配置
　　調(diào)整輸出相位：包括相位延時粗調(diào)和相位延時細(xì)調(diào)。
　?。?）相位延時粗調(diào)
　　由于系統(tǒng)要求相差為90°的四路110 MHz采樣時鐘。OUT6作為相位的基準(zhǔn)信號，則OUT7相對延時90°，OUT8相對延時180°，OUT9相對延時270°。由于四路LVDS輸出是2對，每對共用2個分頻器。OUT6與OUT7共用，OUT8與OUT9共用。AD9516的分頻器可選用相位延時，因此，可把OUT8與OUT9共用的分頻器設(shè)置為相位延時180°，則在相位細(xì)調(diào)時，只需調(diào)整0UT7延時90°，OUT9延時90°即可。
　?。?）相位延時細(xì)調(diào)
　　對于OUT7與OUT9相對于OUT6與OUT8的延時90°，通過調(diào)節(jié)每個輸出通道的AT微小延時模塊來實現(xiàn)，相位延時細(xì)調(diào)是通過對△T模塊內(nèi)的電容充放電獲得，延時時間可通過電容量和電流值計算。