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介紹了VHDL語言的特點及優勢，表明了EDA技術的先進性，采用自上而下的設計思路，運用分模塊的設計方法設計了數字時鐘系統，并在QuartusⅡ環境下進行編譯和仿真，完成了24 h計時和輔助功能設計，證明了方案的可行性，體現出了“硬件設計軟件化”的新趨勢。
系統的模塊框圖
如圖l所示，采用白頂向下的設計方法141，通過對功能框圖的分析，將系統分模塊來進行設計，然后冉通過例化語句完成各模塊間的銜接，最終實現了頂層描述，完成系統預定功能。
系統的工作流程描述
如圖1，時鐘系統具有一個使能端en、一個異步清零端clr以及時鐘脈沖輸入端clk。由6個計數器分別完成小時、分鐘、秒的計時，并分別通過數據選擇器的6個輸入端送入選擇器，數據選擇器的使能端由一個模為六的計數器控制，輪流選中數據選擇器的6個輸入端，這樣，6個輸入端口的數據在數據選擇器的輸出端口就得到了串行輪流的輸出。此輸出作為七段顯示譯碼器的字符輸入端，經譯碼后在數碼管顯示電路上顯示m對應字形。數碼管顯示電路上的6個數碼管同樣采用輪流點亮的方式。南于循環的速度非常快，所以肉眼看起來仍然是同時顯示的感覺。
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