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電子發燒友網>電子資料下載>嵌入式開發>Verilog HDL的經典練習題免費下載

Verilog HDL的經典練習題免費下載

2019-08-30 | docx | 0.02 MB | 次下載 | 免費

資料介紹

  1. 產生一個高電平持續時間和低電平持續時間分別為3 ns和10 ns的時鐘。

  2. 編寫一個產生圖11 - 11所示波形的Verilog HDL模型。

  3. 產生一個時鐘C l o c k V,該時鐘是模塊G e n C l k D中描述的時鐘C l k D(如圖11 - 6所示)的相移時鐘,相位延遲為15 ns 。[提示:用連續賦值語句可能會不合適。]

  4. 編寫測試時序檢測器的測試驗證程序。時序列檢測器按模式1 0 0 1 0在每個時鐘正沿檢查輸入數據流。如果找到該模式,將輸出置為1;否則輸出置為0。

  5. 編寫一個模塊生成兩個時鐘, C l o c k A和C l o c k B。C l o c k A 延遲10 ns后有效,C l o c k B延遲4 0n s后有效。兩個時鐘有相同的高、低電平持續時間,高電平持續時間為1 ns,低電平持續時間為2 n s。C l o c k B與時鐘C l o c k A邊沿同步,但極性相反。

  6. 描述4位加法/減法器的行為模型。用測試驗證模塊測試該模型。在測試驗證模塊內描述所有輸入激勵及其期望的輸出值。將輸入激勵、期望的輸出結果和監控輸出結果轉儲到文本文件中。

  7. 描述在兩個4位操作數上執行所有關系操作(《, 《=, 》, 》=)的A L U。編寫一個從文本文件中讀取測試模式和期望結果的測試驗證模塊。

  8. 編寫一個對輸入向量作算術移位操作的模塊。指定輸入長度用參數表示,缺省值為3 2。同時指定移位次數用參數表示,缺省值為1。編寫一個模擬、測試模塊以驗證對1 2位向量進行8次移位算術操作的正確性。

  9. 編寫N倍時鐘倍頻器模型。輸入是頻率未知的參考時鐘。輸出時鐘的倍數與參考時鐘的每個正沿同步。[提示:確定參考時鐘的時鐘周期。

  10. 編寫一個模型,顯示輸入時鐘每次由0轉換到1的時間。

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