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發視頻設計的帶嵌入式收發器的Gen1×1硬核IP的 PCI Express IP編譯器
2021-07-30 |
rar |
6.32MB |
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2積分
資料介紹
設計的帶嵌入式收發器的Gen1×1硬核IP的 PCI Express IP編譯器-
在Cyclone IV GX收發器入門套件上,設計帶嵌入式收發器的Gen1×1硬核IP的 PCI Express IP編譯器。.rar
部分文件列表
| 文件名 | 文件大小 | 修改時間 |
| PCIe_Lab/.qsys_edit/filters.xml | 1KB | 2012-02-23 16:48:30 |
| PCIe_Lab/.qsys_edit/preferences.xml | 1KB | 2012-02-23 17:14:12 |
| PCIe_Lab/altgx_reconfig.v | 21KB | 2011-10-28 02:51:56 |
| PCIe_Lab/c4gx_qsys/synthesis/c4gx_qsys.qip | 22KB | 2012-02-23 17:17:06 |
| PCIe_Lab/c4gx_qsys/synthesis/c4gx_qsys.v | 459KB | 2012-02-23 17:14:52 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_avalon_mm_bridge.v | 11KB | 2012-02-23 17:16:16 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_avalon_sc_fifo.v | 31KB | 2012-02-23 17:15:50 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_avalon_st_pipeline_base.v | 5KB | 2012-02-23 17:15:52 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_avalon_st_pipeline_stage.sv | 5KB | 2012-02-23 17:15:54 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_irq_clock_crosser.sv | 2KB | 2012-02-23 17:15:54 |
| PCIe_Lab/c4gx_qsys/synthesis/submodules/altera_merlin_arbitrator.sv | 9KB | 2012-02-23 17:15:54 |
| ... |
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