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4 位移位寄存器（并行存取，J－ K 輸入）
54195/74195
54S195/74S195
54LS195/74LS195
195 為 4 位雙向移位寄存器，共有 54195/74195、
54S195/74S195，54LS195/74LS195 三種線路結構形式。
其主要電特性的典型值如下：
型號 fm PD
54195/74195 39MHz 195mW
54S195/74S195 105MHz 350mW
54LS195/74LS195 39MHz 70mW
當清除端（CLEAR）為低電平時，輸出端（QA～QD）
均為低電平。
當移位/置入控制端（S LOAD）為低電平時，并在并
行數據輸入端（A－D）送入數據，在時鐘（CLOCK）
上升沿作用下，QA～QD與A－D相一致。此時串行數據
（J、K
＿＿
）被禁止。
當S LOAD為高電平，在CLOCK上升沿作用下進行右
移操作，數據由J、K
＿＿
送入。
邏輯符號：
引出端符號
CLOCK 時鐘輸入端
CLEAR 清除端（低電平有效）
A－D 并行數據輸入端
J 串行數據輸入端
K
＿＿
串行數據輸入端（低電平有效）
QA～QD 輸出端
Q
＿＿
D 互補輸出端
S LOAD 移位控制/置入控制（低電平有效）
54195/74195
54S195/74S195
54LS195/74LS195
195 為 4 位雙向移位寄存器，共有 54195/74195、
54S195/74S195，54LS195/74LS195 三種線路結構形式。
其主要電特性的典型值如下：
型號 fm PD
54195/74195 39MHz 195mW
54S195/74S195 105MHz 350mW
54LS195/74LS195 39MHz 70mW
當清除端（CLEAR）為低電平時，輸出端（QA～QD）
均為低電平。
當移位/置入控制端（S LOAD）為低電平時，并在并
行數據輸入端（A－D）送入數據，在時鐘（CLOCK）
上升沿作用下，QA～QD與A－D相一致。此時串行數據
（J、K
＿＿
）被禁止。
當S LOAD為高電平，在CLOCK上升沿作用下進行右
移操作，數據由J、K
＿＿
送入。
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CLOCK 時鐘輸入端
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A－D 并行數據輸入端
J 串行數據輸入端
K
＿＿
串行數據輸入端（低電平有效）
QA～QD 輸出端
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＿＿
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