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十進制同步加/減計數器（雙時鐘） 54192/74192
54LS192/74LS192
邏輯符號
簡要說明：
192 為 可 預 置 的 十 進 制 同 步 加 / 減 計 數 器 ， 共 有
54192/74192，54LS192/74LS192 兩種線路結構形式。其主要電
特性的典型值如下：
型號 fc PD
54192/74192 32MHz 325mW
54LS192/74LS192 32MHz 95mW
192 的清除端是異步的。當清除端（MR）為高電平時，
不管時鐘端（CPD、CPU）狀態如何，即可完成清除功能。
192 的預置是異步的。當置入控制端（P
＿＿
L＿
）為低電平時，
不管時鐘CP的狀態如何，輸出端（Q0～Q3）即可預置成與數據
輸入端（P0～P3）相一致的狀態。
192 的計數是同步的，靠CPD、CPU同時加在 4 個觸發器上
而實現。在CPD、CPU上升沿作用下Q0～Q3 同時變化，從而消
除了異步計數器中出現的計數尖峰。當進行加計數或減計數時
可分別利用CPD或CPU，此時另一個時鐘應為高電平。
當計數上溢出時，進位輸出端（T
＿＿
C＿
U）輸出一個低電平脈
沖，其寬度為CPU低電平部分的低電平脈沖；當計數下溢出時，
錯位輸出端（T
＿＿
C＿
D）輸出一個低電平脈沖，其寬度為CPD低電
平部分的低電平脈沖。
當把T
＿＿
C＿
D和T
＿＿
C＿
U分別連接后一級的CPD、CPU，即可進行級聯。
54LS192/74LS192
邏輯符號
簡要說明：
192 為 可 預 置 的 十 進 制 同 步 加 / 減 計 數 器 ， 共 有
54192/74192，54LS192/74LS192 兩種線路結構形式。其主要電
特性的典型值如下：
型號 fc PD
54192/74192 32MHz 325mW
54LS192/74LS192 32MHz 95mW
192 的清除端是異步的。當清除端（MR）為高電平時，
不管時鐘端（CPD、CPU）狀態如何，即可完成清除功能。
192 的預置是異步的。當置入控制端（P
＿＿
L＿
）為低電平時，
不管時鐘CP的狀態如何，輸出端（Q0～Q3）即可預置成與數據
輸入端（P0～P3）相一致的狀態。
192 的計數是同步的，靠CPD、CPU同時加在 4 個觸發器上
而實現。在CPD、CPU上升沿作用下Q0～Q3 同時變化，從而消
除了異步計數器中出現的計數尖峰。當進行加計數或減計數時
可分別利用CPD或CPU，此時另一個時鐘應為高電平。
當計數上溢出時，進位輸出端（T
＿＿
C＿
U）輸出一個低電平脈
沖，其寬度為CPU低電平部分的低電平脈沖；當計數下溢出時，
錯位輸出端（T
＿＿
C＿
D）輸出一個低電平脈沖，其寬度為CPD低電
平部分的低電平脈沖。
當把T
＿＿
C＿
D和T
＿＿
C＿
U分別連接后一級的CPD、CPU，即可進行級聯。
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