STA分析是基于同步電路設計模型的，在數(shù)據(jù)輸入端，假設外部也是同時鐘的寄存器的輸出并且經(jīng)過若干組合邏輯進入本級，而輸出也被認為是驅動后一級的同時鐘的寄存器。在不設置約束的情況下，純組合邏輯的輸入-》輸出不得超過一個T，否則也會被認為是Timing violation.

　　1. Timing path

　　Timing path就是時間線。Timing就是從起始位置的時間點到終點位置的時間點之間的時間長度。Path是指跟位置相關，即時間起始或終點的位置。Timing path就是某位置的某一時間點到另一位置的某個時間點。對于DFF來說，上升沿類似于一瞬間的脈沖，只有在這短短的一瞬間，數(shù)據(jù)才允許通過。對于DFF來說，有兩個輸入點：數(shù)據(jù)D和時鐘CK，有一個輸出點：數(shù)據(jù)Q。由于是時間比較，所以對于D和CK一定要有一個共同的起始時間點，如下圖中的A點出現(xiàn)clk上升沿的時刻。如下圖，假設我們分析DFF2的數(shù)據(jù)和時鐘到達的時間。二者共同的出發(fā)點是A的上升沿，因為A位于時鐘通路上，F(xiàn)F1的時鐘經(jīng)過A點到達FF1-C點，在FF1-C上升沿打開FF1，然后數(shù)據(jù)才能從FF1-Q輸出，進而傳遞到FF2-D。在A點， FF2的時鐘沿經(jīng)過clock tree，達到FF2-C點。所以數(shù)據(jù)走過的路程是：

　　Data path： A-》clk_tree_buf1-》FF1-C -》 FF1-Q -》 Comb_logic -》 B

　　而對于FF2來說只要滿足下個周期的上升沿能夠采樣即可，所以時鐘到達FF2-C的路徑是：

　　Clk path： A -》 clk_tree_buf2-》 C.