隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性(Signal Integrity) 已經成為高速數字PCB設計必須關心的問題之一，元器件和PCB板的參數、元器件在PCB板上的布局、高速信號線的布線等因素，都會引起信號完整性的問題。 對于PCB布局來說，信號完整性需要提供不影響信號時序或電壓的電路板布局，而對電路布線來說，信號完整性則要求提供端接元件、布局策略和布線信息。 PCB上信號速度高、端接元件的布局不正確或高速信號的錯誤布線都會引起信號完整性問題，從而可能使系統輸出不正確的數據、電路工作不正常甚至完全不工作，如何在PCB板的設計過程中充分考慮信號完整性的因素，并采取有效的控制措施，已經成為當今PCB設計業界中的一個熱門話題。 1. 信號完整性問題 良好的信號完整性，是指信號在需要的時候能以正確的時序和電壓電平數值做出響應。反之，當信號不能正常響應時，就出現了信號完整性問題。 信號完整性問題能導致或直接帶來信號失真、定時錯誤、不正確數據、地址和控制線以及系統誤工作，甚至系統崩潰，信號完整性問題不是某單一因素導致的，而是板級設計中多種因素共同引起的。 IC的開關速度，端接元件的布局不正確或高速信號的錯誤布線都會引起信號完整性問題。主要的信號完整性問題包括：延遲、反射、同步切換噪聲、振蕩、地彈、串擾等。 2. 信號完整性的定義 信號完整性是指信號在電路中能以正確的時序和電壓做出響應的能力，是信號未受到損傷的一種狀態，它表示信號在信號線上的質量。 2.1?延遲(Delay) 延遲是指信號在PCB板的導線上以有限的速度傳輸，信號從發送端發出到達接收端，其間存在一個傳輸延遲。信號的延遲會對系統的時序產生影響，傳輸延遲主要取決于導線的長度和導線周圍介質的介電常數。 在高速數字系統中，信號傳輸線長度是影響時鐘脈沖相位差的最直接因素，時鐘脈沖相位差是指同時產生的兩個時鐘信號，到達接收端的時間不同步。 時鐘脈沖相位差降低了信號沿到達的可預測性，如果時鐘脈沖相位差太大，會在接收端產生錯誤的信號，如圖1所示，傳輸線時延已經成為時鐘脈沖周期中的重要部分。 2.2 反射(Reflection)