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所設計的OTA要應用于課程設計10bit cyclic ADC中。在開關電容ADC中，ADC的速度取決于級電路的建立速度，而級電路的建立過程可視為由大信號壓擺區和小信號線性建立區構成，其中，小信號建立區的時間通常要占到總建立時間的80%~90%，因此，OTA的大信號壓擺率對ADC的速度影響較?。?/p>
從另一個方面來說，壓擺率只取決于偏置電流，當偏置電流和電容確定后，無論輸入管的VGS-VT是大是小，壓擺率都不變。對于連續信號處理電路，我們希望 OTA在整個設計帶寬內工作時，輸出信號不會因為擺率跟不上而幅度受限，這個時候需要SR/GBW大一些，即輸入管的VGS-VT大一些；但是，對于采樣信號處理電路，比如我們所要設計的ADC，當我們確定好偏置電流，然后降低輸入管的 VGS-VT，這個時候，SR不變，GBW變大，即SR/GBW變小了，而最終的建立時間反而縮小了，ADC的速度加快了。因此，SPEC中沒有提出對SR的具體要求。
注意：不同應用對SR/GBW的不同要求！
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