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一、引言
隨著電路設(shè)計(jì)高速高密的發(fā)展趨勢(shì)，QFN封裝已經(jīng)有0.5mm pitch甚至更小pitch的應(yīng)用。由小間距QFN封裝的器件引入的PCB 走線扇出區(qū)域的串?dāng)_問(wèn)題也隨著傳輸速率的升高而越來(lái)越突出。對(duì)于8Gbps及以上的高速應(yīng)用更應(yīng)該注意避免此類(lèi)問(wèn)題，為高速數(shù)字傳輸鏈路提供更多裕量。本文針對(duì)PCB設(shè)計(jì)中由小間距QFN封裝引入串?dāng)_的抑制方法進(jìn)行了仿真分析，為此類(lèi)設(shè)計(jì)提供參考。
二、問(wèn)題分析
在PCB設(shè)計(jì)中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對(duì)于小間距的QFN封裝，需要在扇出區(qū)域注意微帶線之間的距離以及并行走線的長(zhǎng)度。圖1是一個(gè)0.5 pitch QFN封裝的尺寸標(biāo)注圖。
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