帶外雜散信號所引起的混疊現象是A/D轉換器應用中所面臨的關鍵問題，如果沒有適當的濾波處理，這些信號會嚴重影響數據轉換系統的性能指標。本文主要討論抗混疊濾波的原理及其對系統性能的影響。并通過一個一流的高性價比、完備系統范例加以說明，利用一個集成開關電容器件實現這一重要功能。本文幾乎涵蓋了所有與高性能系統設計有關的重要參數和實際問題。 產生混疊的來源：這一點在奈奎斯特定理中給出了說明。奈奎斯特定理指出：時間連續信號轉換成離散信號時，需要在一個周期內的采樣次數多于2次。如果采樣次數不夠，將無法恢復丟失的信息。從圖1可以更清晰地看到這一點，如果信號每周期采樣一次，得到的只是一個直流信號(幅度為任意值)，如圖1a所示。如果每周期采樣兩次，得到一個方波信號(圖1b)。值得注意的是：對輸入信號進行每周期2次的采樣是一種非常特殊的情況，任何時候都要避免這種情況。圖1c所示是以200kHz采樣率對190kHz信號進行采樣的情況。所得信號是一個完好的正弦波，但頻率是錯誤的。頻率的改變正是由于混疊現象導致的。 圖1a. 對正弦信號進行每周期一次的采樣時，得到一個幅度為任意值的直流信號。圖1b. 對同一正弦波每周期采樣兩次，得到一個方波，幅度信息丟失。 圖1c. Fsignal = 190kHz、Fs = 200kHz是欠采樣信號，所得結果是混疊現象導致的。 圖2所示是在頻域的表現形式，從圖中可以看出，頻率高于f ≥ fs/2的信號被鏡像到fs/2。為了避免這種現象，必須保證信號中沒有更高的頻率成份。因此，我們必須了解信號的最高頻率，采樣頻率需要高于這個頻率的兩倍。一種最原始的考慮是從數字域解決這個問題，但這顯然是不可取的，因為一旦完成信號采樣，有些信號混疊到所感興趣的頻段，則無法從信號中移除這些頻率成份。抗混疊濾波必須在模擬域進行，即在信號采樣之前。 圖2. 頻域中的混疊現象，欠采樣信號鏡像到fs/2。 下一步 — 設計抗混疊濾波器。設計抗混疊濾波器需要首先確定所希望的濾波特性(截止頻率、過渡帶衰減等)，然后選擇能夠滿足應用需求的最佳濾波方案(有時稱為濾波器類型)。一般情況下，采用過采樣、而且過采樣頻率越高，濾波器設計越容易。但是，過采樣需要更高速率的ADC，成本也越高。 例如，過采樣因子為8時，采樣頻率是最高信號頻率的八倍。這在ADC成本和濾波器復雜度方面達到了一個較好的折衷。假設ADC分辨率為14位，能夠提供80dB的信噪比(SNR)。采用一半的采樣率(這里為信號頻率的4倍)時，低通濾波器需要提供80dB的衰減，以確保所有雜散信號經過足夠的衰減，不會出現在采樣后的信號中。這意味著在過渡帶內需要提供每倍頻程40dB的衰減，需要高階濾波器達到這一設計要求。7階巴特沃斯濾波器能夠滿足上述要求，但對于具體應用并非最佳選擇。可針對不同的應用選擇不同的濾波器類型，圖3所示為巴特沃斯濾波器、切比雪夫濾波器和橢圓濾波器的頻響特性。從圖中可以看出，它們具有不同的通帶、過渡帶特性。橢圓濾波器與巴特沃斯濾波器相比，橢圓濾波器的過渡帶更陡峭，但其相頻特性較差。應根據具體應用選擇濾波器類型，對于普通的數據采集系統，可以選用巴特沃斯濾波器(或貝塞爾濾波器)，如果對相位精度要求不高的話，也可以選擇切比雪夫、甚至橢圓濾波器。 圖3. 不同濾波器頻率響應的比較 通用的A/D轉換器有：用于中等速率的SAR (逐次逼近) ADC；用于高速到超高速率的閃速ADC；用于低速系統的Σ-Δ ADC。它們都需要抗混疊濾波器，對濾波器的要求取決于轉換速率、所希望的輸入帶寬，但Σ-Δ ADC比較特殊。這種轉換技術采用非常高的輸入采樣率和轉換速率，而后續數字濾波降低了有效吞吐率，這會影響分辨率(動態范圍)的提高。Σ-Δ ADC對抗混疊濾波器的要求與輸入采樣率和最高信號頻率之比有關，這種對需求的降低同樣也表現在其它過采樣數據轉換器中，這種情況下可以選用簡單的RC濾波器。選用較簡單的抗混疊濾波器會產生較長的傳輸延時，這為使用閉環控制或多路轉換的轉換器增加了設計難度。 由于模擬濾波器具有一定的設計難度和較大的公差，而且制造困難，特別是對于空間緊湊的產品，許多設計人員不愿意使用模擬濾波器。衡量誤差的一個較好準則是假設分離元件容限加倍，這樣，如果采用標準的商用化電阻器和電容器，將對角頻率和過渡帶造成很大的誤差。解決這一問題的最佳途徑是選擇集成濾波器方案，可以從Maxim等公司獲得這種芯片。 集成濾波器有兩種類型：連續時間濾波器和開關電容濾波器，連續時間濾波器通常需要外部元件調節角頻率，從而限制了它們的靈活性。開關電容濾波器可以根據其結構靈活使用，一般情況下，可以替代分離或集成連續時間濾波器。 開關電容濾波器是一種很早就被人們認可的濾波器結構，利用當前的硅工藝技術能夠可靠集成。其工作原理和數學推導如圖4所示。工作原理是：在電容器兩端的開關控制下，電容被充電、放電。這種電荷轉移過程產生脈沖電流，可以計算其平均電流，當開關頻率足夠快時，該電流等效于流過電阻的電流，可看作是電阻被一個電容所取代。電流和間接電阻值取決于兩個因素：電容大小和開關頻率。開關頻率越高、電容值越大，則電流越大，或者說，電阻值越小。如果采用這種濾波器結構，頻率特性將隨著電容尺寸或開關頻率的變化而改變。在集成方案中，電容值是固定的，濾波特性受開關頻率的控制。這種濾波器的原理如圖5所示。 圖4. 開關電容原理框圖 圖5. 利用開關電容技術構成簡單的濾波器 濾波器的精度取決于各個元件的容限，分離方案中，我們只能使用容限不一致的元件。而在集成方案中，可以保證很高的元件一致性(0.1%以內)。因此，我們可以很好地控制集成濾波器的頻響特性。例如，MAX7490的角頻率精度可以達到0.2%，而采用分離元件則無法達到這一指標。另外，集成方案還具有出色的溫度特性，溫漂系數可以達到10ppm/°C。 這里還需要特別指出開關電容方案對信號的采樣，它將時間連續信號轉換成時間離散信號，這意味著我們還要再次考慮混疊問題。值得慶幸的是，這種濾波器的采樣速率非常高，通常是100倍的過采樣。所以，只需采用一個簡單的阻容濾波器。系統中另外一個需要考慮的問題是：開關時鐘的相位抖動所產生的失真，這與ADC中存在的問題相同。圖6給出了一個正確信號被錯誤采樣的情況，會導致一定的幅度誤差。 圖6. 欠采樣引起的幅度失真 時鐘抖動有兩種表現形式，如果相位誤差是隨機的，噪聲基低將升高；如果抖動是周期性的，失真(THD)將增大。抖動是一個時間量，例如：ps峰峰值或RMS。為了達到一定的信號純度，能夠容許多大的抖動呢? 參考文獻1中指出，對于一個16位的系統，1nspp (峰峰值)的時鐘抖動會使SNR從98dB降至91dB。為了將抖動的影響限制到0.5dB，抖動不能高于400pspp。 利用商用化的時鐘振蕩器可以很容易地滿足上述抖動指標的要求，如：SaRonix NTH5，抖動只有8psRMS (53pspp)。這種方案的缺陷是限制了信號頻率。大多數系統中，其它器件(如ADC、μC、等)也需要提供時鐘。如果這些時鐘用其它振蕩器產生，這些時鐘將不同步，將會引起其它諸多問題。MAX7375或DS1085能夠產生多個時鐘，而且彼此同步，并可提供較好的抖動指標(分別為160ps和300ps)，可以達到90dB以上的信號純度。利用這種器件提供時鐘的另一個好處是：可編程不同的時鐘頻率。也就是說，可以獲得具有軟件可編程頻率響應特性的模擬濾波器，從而創建一個極其靈活的系統。 圖7是基于上述討論提供的一個數據采集系統方案。ADC具有14位分辨率和200ksps采樣率(MAX1067系列)。該器件每次轉換至少需要24個時鐘。抗混疊濾波器采用了MAX7418-21系列產品，該系列濾波器提供各種濾波器類型，如貝塞爾、巴特沃斯、橢圓等。角頻率設置為1/100 fClk。考慮到DSP控制轉換器的采樣(只需要一個定時器)，同一時鐘可以用于濾波器和ADC，完全同步。利用DS1085產生時鐘，能夠得到兩路時鐘，第二路時鐘可用于DSP。DS1085通過2線接口編程，當系統工作在不同的采樣速率時可以重新設置頻率，用同一塊PCB實現不同的功能。 圖7. 數據采樣系統原理框圖 圖7所示電路，器件之間協同工作，在成本和復雜程度上都是可以接受的。另外一個優勢是可編程性，提供了極大的靈活性，既簡化了設計，也降低了成本。 參考文獻 1. The Effects of Sampling Clock Jitter on Nyquist Sampling Analog-to-Digital Converters and on Oversampling Delta-Sigma ADCs July 1990 JAES: AES preprint# 2844 By Steven Harris 本文轉載自 (mbbeetchina)