描述

在這個(gè)項(xiàng)目中，SPI 接口代碼是用 Verilog 編寫的，用于連接來(lái)自 Pmod-ALS 的 8 位 ADC。8 位二進(jìn)制轉(zhuǎn)換為 BCD 并顯示在 7 段顯示器上。Verilog 代碼是在 Basys 3 板上的 Artix-7 FPGA 上合成的。

關(guān)于我.. 我已經(jīng)開(kāi)始學(xué)習(xí) Verilog，從硬件的角度思考是非常充實(shí)和令人興奮的。該項(xiàng)目需要更改和改進(jìn)，我很高興知道您對(duì)此有何看法。

概述

該項(xiàng)目由三個(gè)模塊組成，如下所示。

• spi_interface
• 雙重涉獵
• 七段顯示

圖 1：架構(gòu)

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模塊組織：

圖 2：Vivado 中的模塊組織

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模塊一：SPI接口

（模塊：spi_interface）

Pmod 環(huán)境光傳感器 (ALS) 具有一個(gè)帶有高速 SPI 接口的 8 位 ADC（來(lái)自 Texas Instruments 的 ADC081S021）。

圖 3：spi_interface

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由于在硬件上調(diào)試時(shí)序非常重要，因此我分配了 3 個(gè) I/O 用于監(jiān)控 Digilent Analog Discovery 上 Pmod ALS 的 CS、SCLK、SDO 線。

注意：即使在仿真中分析和調(diào)試時(shí)序（通過(guò)測(cè)試臺(tái)代碼），在邏輯分析儀上連接一些信號(hào)也變得非常有必要——在下圖中用藍(lán)色框表示。

圖 4：模塊__spi_interface_code

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圖 5：監(jiān)控信號(hào)__spi_interface

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圖 6：監(jiān)控信號(hào)__SPI_AnalogDiscovery

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架構(gòu)：SPI接口

傳感器規(guī)范描述了以下時(shí)序圖，它是 verilog spi_interface 代碼的完整基礎(chǔ)。

這是通過(guò)兩個(gè) 8 位計(jì)數(shù)器和一個(gè) 8 位寄存器實(shí)現(xiàn)的。

reg [7:0] data_counter;         // Free running counter till 20, to time CS 
reg [7:0] clk_div;              // Prescaler 100 MHz FPGA clock to 1.92 MHz SPI Clock
reg [7:0] r_RX_Byte = 8'b0000_0000; // MISO: Received 1 byte of data from PMOD_ALS

圖 7：Pmod ALS SPI 時(shí)序圖

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時(shí)鐘分頻器(clk_div)：從主時(shí)鐘（Basys 3 板上的 100 MHz）導(dǎo)出 spi 時(shí)鐘（1.92 MHz）。

圖 8：spi_interface_code_clock_divider

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Pmod ALS 上的 ADC 將光強(qiáng)度的模擬值轉(zhuǎn)換為數(shù)字值，然后將其串行化以在 SPI 總線上傳輸。

前 3 位和后 4 位是零和 1 個(gè)三態(tài)位。中間的 8 位是數(shù)據(jù)。我們的 verilog 代碼在 spi 時(shí)鐘的幫助下同步捕獲這些數(shù)據(jù)。

數(shù)據(jù)計(jì)數(shù)器：data_counter 是一個(gè)自由運(yùn)行的計(jì)數(shù)器，由 spi 時(shí)鐘計(jì)時(shí)。它被調(diào)整為觸發(fā)數(shù)據(jù)讀取和控制從/到 Pmod-SDO 的芯片選擇。

一旦 data_counter 變?yōu)?20，它就會(huì)被重置為 0。在 16 時(shí)，CS 按照時(shí)序圖的要求被拉高。

圖 9：spi_interface_code_data_counter

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注意：CS 可以作為該模塊的輸入，以便頂層應(yīng)用程序可以命令 CS 引腳。

SDO數(shù)據(jù)讀取：按照時(shí)序圖圖 6 將 SDO 數(shù)據(jù)讀取到 8 位寄存器（MSB 在前）。

圖 10_spi_interface_code_SDO_data_read

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模塊 2：雙重涉獵

讀取的 8 位數(shù)據(jù)被轉(zhuǎn)換為三個(gè) 4 位 BCD 矢量，以便能夠在 7 段顯示器上的每個(gè)十進(jìn)制數(shù)字處驅(qū)動(dòng)每個(gè) LED。請(qǐng)?jiān)趆ttps://www.nandland.com/vhdl/modules/double-dabble.html閱讀 Russel 的這篇漂亮的文章

我使用了他的 double dabble 算法的 verilog 代碼并納入了這個(gè)項(xiàng)目。謝謝拉塞爾：）

圖 11: 數(shù)據(jù)流__spi_interface 雙涉足 7 seg 顯示

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模塊三：七段顯示

該模塊將 4 位 BCD 矢量轉(zhuǎn)換為驅(qū)動(dòng) Basys 3 板上四個(gè)七段顯示器的 LED。

圖 12：seven_segment_display_code

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有關(guān)七段顯示的詳細(xì)信息，請(qǐng)參閱 Basys 3 參考手冊(cè)。https://reference.digilentinc.com/programmable-logic/basys-3/reference-manual

模擬：

請(qǐng)?jiān)?GitHub 存儲(chǔ)庫(kù)中找到測(cè)試平臺(tái)代碼。

所有三個(gè)模塊都被實(shí)例化。

圖 13：tb_code_1

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圖 14：tb_code_2

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串行數(shù)據(jù)在 SDO 線上傳輸，用于仿真和驗(yàn)證。有待驗(yàn)證雙dabble算法和七段顯示器的陽(yáng)極/陰極控制是否能正常工作。

結(jié)果：

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概括

與這個(gè)項(xiàng)目一起工作非常有趣。需要改進(jìn)以降低的頻率傳輸數(shù)據(jù)字節(jié)以及在七段顯示模塊中，以便數(shù)據(jù)字節(jié)的所有三位數(shù)字都清楚地顯示在顯示器上。我很高興聽(tīng)到您對(duì)這個(gè)項(xiàng)目的想法。

最重要的是特別感謝來(lái)自nandland.com的 Russel和來(lái)自Simply Embedded的 Greidi Ajalik 。我從你那里學(xué)到了很多東西，并感謝你所做的工作。

感謝您的閱讀！