描述

今年早些時(shí)候，我的朋友偶然發(fā)現(xiàn)了這款采用 Xilinx Zynq 7010 的廉價(jià)板，名為 EBAZ4205。這些板是從 Ebang Ebit E9+ 比特幣礦機(jī)中清理出來(lái)的，可以從 Aliexpress 購(gòu)買(mǎi)。我想我會(huì)試一試，我很驚訝它們是多么便宜和強(qiáng)大。在玩過(guò)這個(gè)板之后，我很快就對(duì)每次創(chuàng)建新項(xiàng)目時(shí)都要配置 Zynq PS 系統(tǒng)感到惱火。因此，我決定學(xué)習(xí)如何創(chuàng)建 Xilinx Vivado 板文件，今天我將與您分享我的知識(shí)。

要求

在為您的定制電路板創(chuàng)建電路板文件之前，我強(qiáng)烈建議您閱讀Xilinx UG895 Vivado 系統(tǒng)級(jí)設(shè)計(jì)附錄 A。該文檔描述了電路板文件的結(jié)構(gòu)和內(nèi)容。

板文件的結(jié)構(gòu)

Xilinx Vivado 板文件存放在 Vivado 安裝目錄中：

//data/boards/board_files/

在這個(gè)目錄中，我們可以創(chuàng)建新文件夾并以我們的板子命名（例如 ebaz4205）。在這個(gè)目錄中，我們將創(chuàng)建另一個(gè)以板版本命名的文件夾（例如 1.0）。該文件夾將包含我們的電路板圖片和三個(gè)重要的 XML 文件：

• board.xml - 定義關(guān)于板的所有信息。它包括基本信息（例如電路板名稱(chēng)、描述、供應(yīng)商）、有關(guān)板上組件的信息（例如 FPGA 部件、LED、按鈕）、有關(guān)板上組件所需接口的信息以及實(shí)現(xiàn)這些接口的首選 IP 內(nèi)核。
• preset.xml - 為 board.xml 文件中指定的 IP 內(nèi)核定義預(yù)設(shè)。
• part0_pins.xml - 為 board.xml 文件中指定的接口定義物理引腳和 I/O 標(biāo)準(zhǔn)。

創(chuàng)建所有必需的文件夾和文件后，我們的板文件文件夾結(jié)構(gòu)應(yīng)如下所示：

ebaz4205/
└── 1.0
    ├── board.xml
    ├── ebaz4205.jpg
    ├── part0_pins.xml
    └── preset.xml

板子.xml

該文件以名為 的 XML 標(biāo)記開(kāi)頭，我們將在其中提供有關(guān)該板的基本信息：

schema_version="2.1" vendor="miner.ebang.com.cn" name="ebaz4205" display_name="EBAZ4205 Development Board" url="http://miner.ebang.com.cn" preset_file="preset.xml">

首先，我們定義板文件架構(gòu)版本 - 告訴 Vivado 軟件如何解釋文件中提供的數(shù)據(jù)的屬性（在 Vivado 2020.1 中，我目前使用的架構(gòu)的最新版本是 2.1）。接下來(lái)，我們?yōu)殡娐钒骞?yīng)商定義供應(yīng)商名稱(chēng)、電路板名稱(chēng)和網(wǎng)頁(yè)。在 標(biāo)簽中，我們還指定了稍后將使用的預(yù)設(shè)文件的名稱(chēng)。在此之后，我們必須通過(guò)在新行中寫(xiě)入 來(lái)??關(guān)閉 標(biāo)記。所有其他板信息必須在這兩個(gè)標(biāo)簽之間定義。

為了確保板文件的正常工作，我們必須添加 和 標(biāo)簽：

<file_version>1.0file_version>


<compatible_board_revisions>
    <revision id="1">1.0revision>
compatible_board_revisions>

標(biāo)簽用于跟蹤電路板文件的版本，而 標(biāo)簽用于指定這些文件可以與哪些電路板 PCB 修訂版一起使用。

我們可以通過(guò)在 中指定圖像和在 標(biāo)簽中指定描述來(lái)添加板的圖片和描述：

<images>
    <image name="ebaz4205.jpg" display_name="EBAZ4205 Development Board" sub_type="board">
        <description>EBAZ4205 Development Boarddescription>
    image>
images>


<description>EBAZ4205 is mining board used in Ebang Ebit E9+ bitcoin miner machine. This board features 256MB DDR3 memory, 128MB NAND Flash memory, 10/100MBit Ethernet and speed grade -1 Zynq 7010.description>

創(chuàng)建新項(xiàng)目時(shí)，大部分信息將顯示在板選擇窗口中：

?

或在 Vivado 項(xiàng)目摘要窗口中：

?

?

提供基本信息后，現(xiàn)在我們可以通過(guò)在 標(biāo)簽之間添加信息來(lái)指定板上的組件：

<components>
	
    
    <component name="part0" display_name="EBAZ4205" type="fpga" part_name="xc7z010clg400-1" pin_map_file="part0_pins.xml" vendor="xilinx" spec_url="www.xilinx.com">
        <description>FPGA part on the boarddescription>
      	
        
	<interfaces>

	    
	    <interface mode="master" name="ps7_fixedio" type="xilinx.com:display_processing_system7:fixedio_rtl:1.0" of_component="ps7_fixedio" preset_proc="ps7_preset"> 
	        <preferred_ips>
		    <preferred_ip vendor="xilinx.com" library="ip" name="processing_system7" order="0"/>
	        preferred_ips>
            interface>

            
            <interface mode="master" name="leds_2bits" type="xilinx.com:interface:gpio_rtl:1.0" of_component="leds_2bits" preset_proc="leds_2bits_preset">
                <preferred_ips>
                    <preferred_ip vendor="xilinx.com" library="ip" name="axi_gpio" order="0"/>
                preferred_ips>
                <port_maps>
                    <port_map logical_port="TRI_O" physical_port="leds_2bits_tri_o" dir="out" left="1" right="0"> 
                        <pin_maps>
                            <pin_map port_index="0" component_pin="leds_2bits_tri_o_0"/> 
                            <pin_map port_index="1" component_pin="leds_2bits_tri_o_1"/> 
                        pin_maps>
                    port_map>
                port_maps>
            interface>

        interfaces>
    component>

    
    <component name="ps7_fixedio" display_name="PS7 fixed IO" type="chip" sub_type="fixed_io" major_group=""/>	

    
    <component name="leds_2bits" display_name="LEDs" type="chip" sub_type="led" major_group="General Purpose Input or Output">
        <description>LEDs, Active Lowdescription>
    component>

components>

首先我們必須定義板上使用的 FPGA 部分，在 EBAZ4205 的情況下它是 xc7z010clg400-1。我們還定義了這個(gè)組件的供應(yīng)商和引腳映射文件。所有用于實(shí)現(xiàn) FPGA 和電路板組件之間接口的 IP 內(nèi)核都必須在 FPGA 標(biāo)簽之間定義。

第一個(gè)定義的接口將是 Zynq 處理系統(tǒng)的固定 I/O。我們必須指定接口模式、名稱(chēng)、首選 IP 核來(lái)實(shí)現(xiàn)此接口和預(yù)設(shè)名稱(chēng) (preset_proc)，它將 IP 核與 preset.xml 文件中的預(yù)定義配置鏈接：

<interface mode="master" name="ps7_fixedio" type="xilinx.com:display_processing_system7:fixedio_rtl:1.0" of_component="ps7_fixedio" preset_proc="ps7_preset"> 
    <preferred_ips>
        <preferred_ip vendor="xilinx.com" library="ip" name="processing_system7" order="0"/>
    preferred_ips>
interface>

第二個(gè)定義的接口用于 LED。為了實(shí)現(xiàn)這個(gè)接口，我們將使用 AXI GPIO IP 內(nèi)核。對(duì)于此接口，我們還必須定義端口引腳映射，因?yàn)?AXI GPIO IP 內(nèi)核端口引腳必須連接到物理 FPGA 引腳：

<interface mode="master" name="leds_2bits" type="xilinx.com:interface:gpio_rtl:1.0" of_component="leds_2bits" preset_proc="leds_2bits_preset">
    <preferred_ips>
        <preferred_ip vendor="xilinx.com" library="ip" name="axi_gpio" order="0"/>
    preferred_ips>
    <port_maps>
        <port_map logical_port="TRI_O" physical_port="leds_2bits_tri_o" dir="out" left="1" right="0"> 
            <pin_maps>
                <pin_map port_index="0" component_pin="leds_2bits_tri_o_0"/> 
                <pin_map port_index="1" component_pin="leds_2bits_tri_o_1"/> 
            pin_maps>
        port_map>
    port_maps>
interface>

在定義 FPGA 部分及其接口之后，我們必須定義其他組件。默認(rèn)情況下一個(gè)是 Zynq 7000 處理系統(tǒng)，另一個(gè)是 LED。之前創(chuàng)建的接口將通過(guò)稱(chēng)為組件名稱(chēng)的屬性鏈接到這些組件：

<component name="ps7_fixedio" display_name="PS7 fixed IO" type="chip" sub_type="fixed_io" major_group=""/>


<component name="leds_2bits" display_name="LEDs" type="chip" sub_type="led" major_group="General Purpose Input or Output">
    <description>LEDs, Active Lowdescription>
component>

該聲明還讓我們可以在 Vivado 模塊設(shè)計(jì)窗口的 Board 選項(xiàng)卡中找到我們的組件：

?

?

在 board.xml 文件中，如果適用，我們還必須為板上的所有組件定義 JTAG 鏈。在這種情況下，我們只有一個(gè)用于 FPGA 部分的 JTAG 鏈：

<jtag_chains>

    
    <jtag_chain name="chain1">
        <position name="0" component="part0"/>
    jtag_chain>

jtag_chains>

當(dāng)然，我們必須指定將我們的組件接口鏈接到在 part0_pins.xml 文件中聲明的物理 FPGA 引腳的連接：

<connections>


<connection name="part0_leds_2bits" component1="part0" component2="leds_2bits">
    <connection_map name="part0_leds_2bits_1" c1_st_index="0" c1_end_index="1" c2_st_index="0" c2_end_index="1"/>
connection>

connections>

這里 c1_st_index 和 c1_end_index 對(duì)應(yīng) part0_pins.xml 文件中的 pin 索引，而 c2_st_index 和 c2_end_index 對(duì)應(yīng) IP 核端口 pin 索引。

預(yù)設(shè).xml

preset.xml 文件以名為 的 XML 標(biāo)記開(kāi)頭，我們必須在其中提供此文件架構(gòu)版本。預(yù)設(shè)文件的當(dāng)前架構(gòu)版本是 1.0：

<ip_presets schema = "1.0">

我們必須通過(guò)在新行中寫(xiě)入 來(lái)關(guān)閉 標(biāo)記。IP 核的預(yù)設(shè)將列在這兩個(gè)標(biāo)簽之間。

首先我們?yōu)?Zynq 處理系統(tǒng) IP 核添加配置。這些配置通過(guò)名為 preset_proc_name 的屬性鏈接到 board.xml 文件：

<ip_preset preset_proc_name="ps7_preset">
    <ip vendor="xilinx.com" library="ip" name="processing_system7" version="*">
        <user_parameters>
            <user_parameter name="CONFIG.PCW_UART1_PERIPHERAL_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_UART1_UART1_IO" value="MIO 24 .. 25"/>
            <user_parameter name="CONFIG.PCW_SD0_PERIPHERAL_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_SD0_SD0_IO" value="MIO 40 .. 45"/>
            <user_parameter name="CONFIG.PCW_NAND_PERIPHERAL_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_NAND_GRP_D8_ENABLE" value="0"/>
            <user_parameter name="CONFIG.PCW_ENET0_PERIPHERAL_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_ENET0_ENET0_IO" value="EMIO"/>
            <user_parameter name="CONFIG.PCW_ENET0_GRP_MDIO_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_ENET0_PERIPHERAL_FREQMHZ" value="100 Mbps"/>
            <user_parameter name="CONFIG.PCW_GPIO_MIO_GPIO_ENABLE" value="1"/>
            <user_parameter name="CONFIG.PCW_GPIO_MIO_GPIO_IO" value="MIO"/>
            <user_parameter name="CONFIG.PCW_ENET_RESET_ENABLE" value="0"/>
            <user_parameter name="CONFIG.PCW_USB_RESET_ENABLE" value="0"/>
            <user_parameter name="CONFIG.PCW_I2C_RESET_ENABLE" value="0"/>
            <user_parameter name="CONFIG.PCW_UIPARAM_DDR_BUS_WIDTH" value="16 Bit"/>
            <user_parameter name="CONFIG.PCW_UIPARAM_DDR_PARTNO" value="MT41K128M16 JT-125"/>
        user_parameters>
    ip>
ip_preset>

在 Zynq 7000 處理系統(tǒng)中，我們啟用 UART1、SD0、NAND、ETHERNET0 和其他外設(shè)，為這些外設(shè)選擇 MIO 引腳并配置 DDR 內(nèi)存。

接下來(lái)，我們?yōu)?AXI GPIO IP 內(nèi)核添加配置，該內(nèi)核將用于在板上實(shí)現(xiàn) FPGA 和用戶 LED 之間的接口：

<ip_preset preset_proc_name="leds_2bits_preset">
    <ip vendor="xilinx.com" library="ip" name="axi_gpio" ip_interface="GPIO">
        <user_parameters>
            <user_parameter name="CONFIG.C_GPIO_WIDTH" value="2"/>
            <user_parameter name="CONFIG.C_ALL_OUTPUTS" value="1"/>
            <user_parameter name="CONFIG.C_ALL_INPUTS" value="0"/>
            <user_parameter name="CONFIG.C_DOUT_DEFAULT" value="0x00000003"/>
        user_parameters>
    ip>
ip_preset>

在這里，我們將 AXI GPIO IP 內(nèi)核配置為只有 2 個(gè)引腳將用作默認(rèn)邏輯值為 1 的輸出，因?yàn)榇税迳系?LED 低電平有效（通過(guò)提供邏輯 0 打開(kāi)）。

part0_pins.xml

part0_pins.xml 文件以 標(biāo)簽開(kāi)頭，我們必須在其中指定板上使用的 FPGA 部件。在這兩個(gè)標(biāo)簽之間，我們將提供所有引腳映射信息：

<part_info part_name="xc7z010clg400-1">
    <pins>
        <pin index="0" name ="leds_2bits_tri_o_0" iostandard="LVCMOS33" loc="W14"/>
        <pin index="1" name ="leds_2bits_tri_o_1" iostandard="LVCMOS33" loc="W13"/>
    pins>
part_info>

此處列出的引腳通過(guò)引腳名稱(chēng)屬性鏈接到 board.xml 文件中指定的 IP 核端口引腳。我們將 I/O 標(biāo)準(zhǔn)設(shè)置為 LVCMOS33，因?yàn)檫@些引腳所在的 FPGA bank 的電壓在 EBAZ4205 板上設(shè)置為 3.3V。最后，我們通過(guò)提供位置屬性 loc 將 IP 核端口引腳鏈接到物理 FPGA 封裝引腳。

我希望本教程能幫助您更好地了解 Xilinx Vivado 電路板文件結(jié)構(gòu)以及如何為您的定制電路板創(chuàng)建這些文件。

完整的 EBAZ4205 板文件可以在我的存儲(chǔ)庫(kù)中找到。