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數(shù)十年來(lái),低電壓差動(dòng)信號(hào) (LVDS) 一直是參考差動(dòng)信號(hào)標(biāo)準(zhǔn)。自 LVDS 問(wèn)世以來(lái),每當(dāng)電子系統(tǒng)設(shè)計(jì)人員需要實(shí) 現(xiàn)高數(shù)據(jù)速率、低功耗和噪聲容限數(shù)據(jù)和控制鏈路時(shí),他們都會(huì)考慮使用 LVDS。隨著系統(tǒng)設(shè)計(jì)人員利用新型處理 器、FPGA 和 ASSP 技術(shù),實(shí)現(xiàn)低功耗和高效 LVDS 鏈路比以往更加重要。新的處理器技術(shù)正在以更小的 CMOS 工藝幾何形狀開(kāi)發(fā),這些幾何形狀的工作核心電壓要低得多,因此支持傳統(tǒng) LVDS 接收器 I/O(高達(dá) 3.3V)的更 高 I/O(輸入/輸出)電壓電平會(huì)帶來(lái)設(shè)計(jì)挑戰(zhàn)。與新型低功耗處理器技術(shù)配合使用時(shí),PECL 和 CML 等其他差動(dòng) I/O 標(biāo)準(zhǔn)也面臨著類(lèi)似的連接挑戰(zhàn)。對(duì)于大多數(shù)應(yīng)用來(lái)說(shuō),增加大型處理器或 FPGA 的總體功率耗散來(lái)支持少量 數(shù)據(jù)輸入沒(méi)有意義。
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