隨著通信技術的飛速發展，高速數據傳輸系統成為了當前研究的熱點，而高速 SERDES 接口芯片的研究則是其中一個重要的組成部分。SERDES 接口芯片的主要功能是將低速的并行信號轉換成為高速低壓差分信號（LVDS）并通過串行鏈路發送，同時能夠接收串行輸入 LVDS 數據并正確的轉換為低速并行信號。

　　當高速信號在印制電路板上傳輸時，任何微小的抖動噪聲源都可能會影響信號傳輸的質量，增加信號在時域中的抖動，從而導致信號的眼圖閉合，接收器不能正確的識別信號電平。因此，對于高速信號傳輸，信號的抖動是各種研究中最需要關注的領域，包括抖動產生的機理以及相應的減少抖動的措施。在高速 SERDES 芯片抖動相關的研究中，一方面，SERDES 驗證方法學是需要認真考慮的一個問題。近年來，對 SERDES 系統的驗證仿真方法研究是設計者都普遍關注的領域，但幾乎都是利用高級建模語言 Verilog-A 來進行功能建模，然后再設計電路。另一方面，SERDES 系統的抖動容限是需要關注的問題，為了實現一個具有較高抖動容限的差分信號接收器，需要設計低抖動的鎖相環、高增益的均衡器和具有較小延遲的時鐘和數據恢復電路（CDR）環路。本文以高速信號傳輸應用為背景，在基于 SERDES 接口芯片的研究基礎上，針對具體的工藝，以降低系統信號抖動為目標，做了多項創新性的工作。

　　1、傳統的 VCO 結構在低供電電壓環境下工作時，頻率-電壓調諧范圍窄，使得相位噪聲性能差，不適合應用在調頻范圍寬的場合。本文提出將一種改進型的有源電感負載作為全擺幅交叉耦合 VCO 的負載，不僅能夠在低供電電壓環境下工作，還保證了頻率-電壓調諧范圍廣，相應的可以改善相位噪聲性能，適合應用在調頻范圍寬的場合。芯片測試結果表明，該電路結構能夠很好的工作在低供電電壓條件下，采用該 VCO 結構的鎖相環輸出時鐘相位噪聲特性較好。

　　2、傳統的多數表決電路采用與非門結構實現，導通電阻大，一旦表決信號較多，要求級聯 MOS 管較多，則不適合在低電壓供電條件下工作。本論文提出一種新的表決器電路結構，對輸入數據和采樣時鐘的相位檢測結果進行多數表決，表決電路結構簡單，導通電阻小，環路延時小，特別適合于低壓條件下的多電平表決。測試結果表明基于該表決器的時鐘和數據恢復電路所恢復的輸出時鐘抖動小，滿足設計需求。

　　3、在傳統的均衡放大器設計中，由于負載電容的影響，為了保證放大器的帶寬特性，負載電阻不能取得很大，導致高頻增益有限。本論文探索性的設計了一種新的 LVDS 信號均衡放大器結構，采用雙電壓偏置方式以及有源電感的負載結構，有效提高放大器的高頻增益和低頻增益的比率。電路仿真顯示，相比較于傳統的電路結構，在同樣的負載電容條件下，可以獲得更大的放大器高頻增益。

　　最后，以所設計的電路為基礎，采用 0.13μm CMOS 工藝實現了一款工作在 1.5Gb/s 速率，包括信號強度檢測電路的單片單通道 SERDES 接口芯片的接收器。實際測試表明，單片電路在 0.5-1.5Gb/s 的速率內穩定工作，在輸入數據速率為 1.5Gb/s 的情況下，恢復出的時鐘工作頻率為 750MHz，恢復的時鐘能夠正確的在數據中心點進行采樣，且具有良好的抖動特性。