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設計實現了一種基于FPGA 的，可用于多數據緩存的、能夠高效利用帶寬的多端口
SDRAM 控制器。本文使用狀態機的設計思想，采用Verilog 硬件描述語言設計了時序控制程序。得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確。并成功應用到視頻數據采集顯示的系統中，能夠達到實時顯示的要求。
關鍵詞 多端口；SDRAM 控制器；FPGA
目前，在很多視頻數據采集以及實時顯示的應用開發中，常需要用到存儲容量大、讀寫
速度快的存儲器。在各種存儲器件中，同步動態隨機存儲器SDRAM 以其速度快、容量大、價格低的特點而備受關注。SDRAM 的工作頻率可以達到100MHz 甚至更高，但是在其工作周期內，因為要有刷新、預充電以及尋址等必要的操作，不可能總處于數據傳輸狀態，使得它的帶寬不能達到百分之百的利用，實時顯示效果因此受到影響。為此，本文在研究有關文獻的基礎上，根據具體情況提出了一種獨特的方法，利用FPGA 的片上資源開辟了多個FIFO 作為讀寫緩存，實現了多端口SDRAM 控制器的設計，并用Verilog 硬件描述語言[1] 給予實現，仿真結果表明該控制器能夠輪流地從多個緩存向SDRAM 進行存取，實現了高速多數據緩存，充分利用了SDRAM 的有效帶寬，提高了存取速度，從而達到實時顯示的要求，并且只要將該設計稍加修改，便可應用到其他需要多數據緩存的場合。
SDRAM 控制器。本文使用狀態機的設計思想，采用Verilog 硬件描述語言設計了時序控制程序。得到的SDRAM 讀寫信號仿真波形圖時序合理、邏輯正確。并成功應用到視頻數據采集顯示的系統中，能夠達到實時顯示的要求。
關鍵詞 多端口；SDRAM 控制器；FPGA
目前，在很多視頻數據采集以及實時顯示的應用開發中，常需要用到存儲容量大、讀寫
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