隨著工藝的發(fā)展，器件閾值電壓的降低，導(dǎo)致靜態(tài)功耗呈指數(shù)形式增長。進(jìn)入深亞微
米工藝后，靜態(tài)功耗開始和動(dòng)態(tài)功耗相抗衡，已成為低功耗設(shè)計(jì)一個(gè)不可忽視的因素。針對近年來提出的各種降低靜態(tài)功耗的設(shè)計(jì)方法，本文進(jìn)行了總結(jié)。對源極反偏法、雙閾值法、變閾值法、多閾值法的原理和應(yīng)用進(jìn)行了分析和說明，并通過對各種方法的優(yōu)缺點(diǎn)進(jìn)行比較，旨在為集成電路設(shè)計(jì)人員提供減小靜態(tài)功耗方面的設(shè)計(jì)思路和努力方向。
關(guān)鍵詞：靜態(tài)功耗；亞閾值電流；閾值電壓
隨著工藝的發(fā)展和電路集成度的提高，功耗已成為大規(guī)模集成電路設(shè)計(jì)領(lǐng)域中的一個(gè)關(guān)
鍵性問題。減小電源電壓是降低電路動(dòng)態(tài)功耗的一種十分有效的方法，但為了保證系統(tǒng)的性能，必須相應(yīng)的降低器件的閾值電壓，而閾值電壓的降低導(dǎo)致了靜態(tài)功耗的增加。因此，近年來減小靜態(tài)功耗受到人們的普遍重視。尤其是進(jìn)入深亞微米工藝后，靜態(tài)功耗已成為與動(dòng)態(tài)功耗相抗衡的功耗來源，是低功耗設(shè)計(jì)一個(gè)不可忽略的因素。相關(guān)的研究表明[1]，在90nm的工藝下，靜態(tài)功耗已占整個(gè)電路功耗的42％以上。因此，降低靜態(tài)功耗已成為VLSI 設(shè)計(jì)領(lǐng)域的熱門話題。
CMOS 電路中的靜態(tài)功耗來自柵氧化層漏電流、晶體管的反偏漏電流、亞閾值電流等。
其中亞閾值電流是主要成分，是靜態(tài)功耗的決定性因素。而亞閾值電流隨閾值電壓的降低呈指數(shù)形式增長[2]。為了減少亞閾值電流，近年來許多方法都集中在控制器件的閾值電壓上。
通過對器件閾值電壓直接或間接的控制，使得器件的亞閾值電流大大減少。目前常用的方法包括源極反偏法[3]，雙閾值法[4]，多閾值法[5]，變閾值法[6]。其中雙閾值法用得最為普遍，而多閾值法在減小靜態(tài)功耗的效率上最高，能使泄漏電流減少幾個(gè)數(shù)量級。本文從應(yīng)用的角度出發(fā)，對這些方法原理進(jìn)行了分析和說明，并對各種方法的優(yōu)缺點(diǎn)進(jìn)行了比較。